全加器邏輯電路圖分析

全加器

全加器是一個(gè)能夠完成一位（二進(jìn)制）數(shù)相加的部件。我們先來看一下兩個(gè)二進(jìn)制數(shù)的加法運(yùn)算是怎樣進(jìn)行的。兩數(shù)相加，先從低開始，把對應(yīng)位上的數(shù)相加，還可能有由較低位來的進(jìn)位數(shù)。因此，除第一位外，每一位上參加運(yùn)算的是三個(gè)數(shù)。所以，全加器應(yīng)有三個(gè)輸入端，分別對應(yīng)著被加數(shù)、加數(shù)和較低位來的進(jìn)位數(shù)。相加的結(jié)果，得到本位的和數(shù)以及向較高位的進(jìn)位數(shù)，因此，全加器有兩個(gè)輸出端，一個(gè)對應(yīng)著本位和數(shù)，另一個(gè)對應(yīng)著向較高位的進(jìn)位數(shù)。于是，全加器的邏輯框圖如圖19-18所示。

顯然，本位和數(shù)H、本位向較高位的進(jìn)位數(shù)J2，都是被加數(shù)A、加數(shù)B和由較低位來的進(jìn)位數(shù)J1的函數(shù)，列表如表19-10所示。由此可得H和J2的邏輯表達(dá)式的析取范式為：

H= (A'∧B'∧J1)∨(A'∧B∧J'1)∨(A∧B'∧J'1)∨(A∧B∧J1)

J2= (A'∧B∧J1)∨(A∧B'∧J1)∨(A∧B∧J'1)∨(A∧B∧J1)

化簡后得

H= (((A'∧B)∨(A∧B'))∧J'1)∨(((A'∨B)∧(A∨B')))∧J1)
= (H1∧J'1)∨(H'1∧J1)

其中

H1= (A'∧B)∨(A∧B')

而

J2= (A∧B)∨(H1∧J1)

為了用與門和非門電路構(gòu)成全加器，將上式改寫為

H1= ((A'∧B)'∧(A∧B')')'
H= ((H1∧J'1)'∧(H'1∧J1)')'
J2= ((A∧B)'∧(H1∧J1)')'

實(shí)現(xiàn)H1的開關(guān)電路如圖19-19a所示；實(shí)現(xiàn)H的開關(guān)電路如圖19-19b所示，它和圖19-19a具有相同的結(jié)構(gòu)，只是輸入的變量不同；實(shí)現(xiàn)J2的開關(guān)電路如圖19-19c所示。

圖 19-19

把圖19-19a、b、c所示的電路連接在一起，就構(gòu)成一個(gè)完整的一位全加器電路，如圖19-20所示。

如果是兩個(gè)多位數(shù)相加，就要把多個(gè)全加器連接起來，構(gòu)成加法器，圖19-21是五位加法器的框圖。