基于verilog的FPGA中上電復(fù)位設(shè)計(jì)

我知道，我對(duì)與電子有關(guān)的所有事情都很著迷，但不論從哪個(gè)角度看，今天的現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)，都顯得“鶴立雞群”，真是非常棒的器件。如果在這個(gè)智能時(shí)代，在這個(gè)領(lǐng)域，想擁有一技之長(zhǎng)的你還沒(méi)有關(guān)注FPGA，那么世界將拋棄你，時(shí)代將拋棄你。

在實(shí)際設(shè)計(jì)中，由于外部阻容復(fù)位時(shí)間短，可能無(wú)法使FPGA內(nèi)部復(fù)位到理想的狀態(tài)，所以今天介紹一下網(wǎng)上流行的復(fù)位邏輯。

在基于verilog的FPGA設(shè)計(jì)中，我們常?？梢钥吹揭韵滦问降倪M(jìn)程：

信號(hào)rst_n用來(lái)對(duì)進(jìn)程中所用變量的初始化，這個(gè)復(fù)位信號(hào)是十分重要的，如果沒(méi)有復(fù)位，會(huì)導(dǎo)致一些寄存器的初始值變得未知，如果此時(shí)FPGA就開(kāi)始工作的話(huà)，極易導(dǎo)致錯(cuò)誤。

那么，這個(gè)復(fù)位信號(hào)來(lái)自何處？難道我們做好的系統(tǒng)，每次上電后都要手動(dòng)按一下reset按鈕么？

答案是否定的！這個(gè)復(fù)位信號(hào)其實(shí)是由特定的程序來(lái)產(chǎn)生的，系統(tǒng)每次上電，都會(huì)由該程序產(chǎn)生一個(gè)復(fù)位信號(hào)，從而避免了手動(dòng)復(fù)位。

復(fù)位的方案很多，下面介紹一個(gè)簡(jiǎn)單方案。

clk：50M時(shí)鐘輸入

rst_n：異步復(fù)位輸入

sys_rst_n：系統(tǒng)全局同步復(fù)位信號(hào)

第一個(gè)進(jìn)程用來(lái)延時(shí)，當(dāng)上電后，延時(shí)100ms，以保證FPGA內(nèi)部達(dá)到穩(wěn)定狀態(tài)；此時(shí)sys_rst_n始終為0，也就是系統(tǒng)時(shí)鐘處于復(fù)位狀態(tài)中；2.當(dāng)100ms延時(shí)結(jié)束后，sys_rst_n與系統(tǒng)時(shí)鐘同步釋放，即sys_rst_n拉高，復(fù)位結(jié)束，系統(tǒng)開(kāi)始正常工作。