采用DSP和FPGA實現(xiàn)船舶自動避碰系統(tǒng)的設計

船舶自動識別系統(tǒng)（Automatic Identification System，AIS）誕生于20世紀90年代。它是集通信、網(wǎng)絡和信息技術(shù)于一體的多學科高科技的新型航海助航設備和安全信息系統(tǒng)。

1、AIS的關(guān)鍵技術(shù)研究

AIS配合全球定位系統(tǒng)（GPS）將船舶對地速度、位置、目的地、對地航向及航向改變率等船舶動態(tài)參數(shù)，和船舶名稱、船舶類型、呼號、吃水及危險貨物等船舶靜態(tài)數(shù)據(jù)由甚高頻（VHF）頻道向附近水域的船舶及岸臺廣播，使鄰近船舶及岸臺能及時掌握附近海面所有船舶的動靜態(tài)信息，以迅速互相通話協(xié)調(diào)，采取必要避讓行動。

AIS系統(tǒng)的硬件主要由四部分組成：

通信模塊 利用VHF數(shù)字通信通道轉(zhuǎn)發(fā)和接收廣播的GPS等船位信息；

信號采集部分 將接收到的信息經(jīng)過解碼，轉(zhuǎn)換位數(shù)字信號；

信息處理部分 采用一個嵌入式微處理器系統(tǒng)，構(gòu)成整機的控制中心，存儲、更新本船的動靜態(tài)信息，將必要的信息送去發(fā)射，將部分信息送顯示器；

顯示部分 顯示重要的參數(shù)和信息，便于監(jiān)視。

2、船舶避碰系統(tǒng)整體結(jié)構(gòu)設計

本文是在AIS提供信息的基礎上，采用DSP和FPGA設計船舶避碰系統(tǒng)。其中高速浮點DSP作為AIS數(shù)據(jù)接收、船舶避碰算法和系統(tǒng)控制的微處理器。一塊容量合適的FPGA集成船舶避碰系統(tǒng)所需其他的I／O功能，實現(xiàn)外圍輸入輸出接口如其他串行口、ADC數(shù)據(jù)采集緩存等硬件電路，使部分數(shù)據(jù)采集和數(shù)據(jù)通信的I／O任務由DSP和FPGA協(xié)同承擔，從而使DSP減輕負擔，可以更專注于避碰的復雜算法。FPGA還可以實現(xiàn)液晶顯示接口和鍵盤接口。通常液晶顯示器帶有液晶顯示控制器，可以方便地與微處理器接口連接。液晶顯示接口減少了DSP的外設訪問時間。

根據(jù)船舶避碰系統(tǒng)的任務設計了系統(tǒng)整體結(jié)構(gòu)如圖1所示：AIS信息經(jīng)解碼、電平轉(zhuǎn)換進入DSP串口，由于DSP芯片計算量大，需要存儲擴展。其他傳感器的輸出信號經(jīng)調(diào)理及補償之后，經(jīng)A／D轉(zhuǎn)換進入FPGA；GPS、雷達等輸出的串行數(shù)據(jù)由DSP通過FPGA內(nèi)串行口采集；系統(tǒng)輸出數(shù)據(jù)則由FPGA內(nèi)的液晶顯示接口送到液晶顯示控制器；為方便系統(tǒng)調(diào)試，在FPGA內(nèi)實現(xiàn)4×4小鍵盤接口；另外DSP和FPGA內(nèi)各模塊需要進行通信。

3、主要模塊設計

本方案中DSP主要用于AIS信號接收、船舶避碰參數(shù)運算和系統(tǒng)控制。所以選擇C5402作為CPU，它可以根據(jù)需求工作在不同的模式下，主要用MP／MC的電平來決定，當MP／MC為高電平時，DSP工作在微處理器模式，此時接收來自AIS的數(shù)據(jù)，當MP／MC為低電平時，DSP工作在微計算機方式，用于避碰參數(shù)運算和系統(tǒng)控制。

3.1 AIS信息的采集

AIS信息經(jīng)過鑒頻、解調(diào)電路、RS 232電平轉(zhuǎn)換以后進入微處理器。此處主要由軟件實現(xiàn)。系統(tǒng)程序包括系統(tǒng)初始化程序、串口中斷程序、數(shù)據(jù)處理程序、數(shù)據(jù)顯示程序等。系統(tǒng)的初始化包括串口初始化、變量定義、文件設置、數(shù)據(jù)庫的生成及處理等；串口中斷程序主要完成AIS數(shù)據(jù)的采集；數(shù)據(jù)處理程序主要完成將AIS輸出的數(shù)據(jù)格式轉(zhuǎn)換為其他基于AIS信息的系統(tǒng)所需的格式，在數(shù)據(jù)處理過程中必須進行AIS數(shù)據(jù)的校驗判斷，以確保采集數(shù)據(jù)的可靠性；數(shù)據(jù)顯示程序主要完成AIS數(shù)據(jù)的顯示。其中信息解碼的程序流程圖如圖2所示。

3.2 DSP和FPGA的接口設計

比較Altera公司的多個系列的FPGA產(chǎn)品，本設計選取CycloneⅡ系列的芯片EP2C35F672。它主要具有以下特性：嵌入式存儲資源支持各種存儲器應用和數(shù)字信號處理（DSP）實施的要求，引腳數(shù)量充裕有160個，可提供100個I／O用戶引腳，且I／O具有三態(tài)緩沖、總線狀態(tài)保持等功能，該芯片由128 MB FLASH內(nèi)存和8 MB SSRAM存儲區(qū)和兩個串口。它可以滿足本系統(tǒng)所需的數(shù)據(jù)采集控制和串行口復用等功能。接口電路如圖3所示。

在上述設計中AIS信息的串口直接接到DSP芯片上，是為了避免直接應用多串行口中斷共享方式可能會不可靠。原因是假如在服務串行口A時上一次檢測過的串行口B發(fā)生了中斷，此時中斷服務程序如果直接退出，則中斷B就未被服務。這種情況下，CPU可能會再次進入中斷服務程序，多次進出中斷必然造成處理器資源的浪費。更糟糕的是退出中斷服務程序時，由于DSP中斷標志位已經(jīng)被清除且DSP中斷引腳保持高電平，此時中斷就不會再被標志，造成中斷死鎖導致外部中斷根本無法繼續(xù)工作。為確保DSP芯片及時接收到AIS信息，為AIS單獨留下專用串口。

3.3 DSP和FPGA與其他外圍電路的接口設計

船舶避碰系統(tǒng)中設計了基于同一片F(xiàn)PGA上的液晶顯示接口和鍵盤接口，使避碰系統(tǒng)具有更強的功能。鍵盤接口利用FPGA內(nèi)的硬件資源設計，在不影響DSP進行船舶避碰算法運算的條件下，用于船舶避碰系統(tǒng)的調(diào)試和控制。

同時完成了A／D、D／A模塊的接口設計。模擬信號經(jīng)過前置濾波、放大，再通過多路模擬開關(guān)和A／D轉(zhuǎn)換器轉(zhuǎn)換成數(shù)字信號進入FPGA，A／D、D／A模塊與DSP的接口電路如圖4所示。

4、結(jié) 語

本文研究的內(nèi)容為基于AIS的船舶避碰系統(tǒng)，涉及到信息的解碼過程，利用DSP作為系統(tǒng)的微處理器和FPGA作為接口的擴展與協(xié)調(diào)，根據(jù)接收的信息，進行船舶避碰算法的運算。

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