題目:數(shù)制轉(zhuǎn)換
R進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù):按權(quán)展開,相加
十進(jìn)制數(shù)轉(zhuǎn)化為R進(jìn)制數(shù):整數(shù)部分,除R取余法,除到商為0為止。小數(shù)部分,乘R取整法,乘到積為0為止。
二進(jìn)制數(shù)轉(zhuǎn)化八進(jìn)制數(shù):三位一組,整數(shù)部分左邊補(bǔ)0,小數(shù)部分右邊補(bǔ)0。反之亦然。
二進(jìn)制數(shù)轉(zhuǎn)化十六進(jìn)制數(shù):四位一組,整數(shù)部分左邊補(bǔ)0,小數(shù)部分右邊補(bǔ)0。反之亦然。
題目:邏輯函數(shù)及其化簡
公式法
卡諾圖法
題目:什么是冒險和競爭,如何消除?
下面這個電路,使用了兩個邏輯門,一個非門和一個與門,本來在理想情況下F的輸出應(yīng)該是一直穩(wěn)定的0輸出,但是實際上每個門電路從輸入到輸出是一定會有時間延遲的,這個時間通常叫做電路的開關(guān)延遲。而且制作工藝、門的種類甚至制造時微小的工藝偏差,都會引起這個開關(guān)延遲時間的變化。
實際上如果算上邏輯門的延遲的話,那么F最后就會產(chǎn)生毛刺。信號由于經(jīng)由不同路徑傳輸達(dá)到某一匯合點的時間有先有后的現(xiàn)象,就稱之為競爭,由于競爭現(xiàn)象所引起的電路輸出發(fā)生瞬間錯誤的現(xiàn)象,就稱之為冒險,FPGA設(shè)計中最簡單的避免方法是盡量使用時序邏輯同步輸入輸出。
題目:用與非門等設(shè)計一個全加法器
題目:MOS邏輯門
與非門:上并下串(上為PMOS,下為NMOS)
或非門:上串下并(上為PMOS,下為NMOS)
反相器(上為PMOS,下為NMOS)
練習(xí):畫出Y = A·B + C的CMOS電路圖
Y = (A·B + C)” = ((A·B)’·C’)’,一個反相器,兩個而輸入與非門。
題目:用D觸發(fā)器帶同步高置數(shù)和異步高復(fù)位端的二分頻的電路,畫出邏輯電路,Verilog描述。
1 reg Q;2 always @(posedge clk or posedge rst)begin3 if(rst == 1'b1)4 Q <= 1'b0;5 else if(set == 1'b1)6 Q <= 1'b1;7 else8 Q <= ~Q;9 end
題目:ASIC中低功耗的設(shè)計方法和思路(不適用于FPGA)
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加法器
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數(shù)制轉(zhuǎn)換
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原文標(biāo)題:數(shù)字電路基礎(chǔ)
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