關(guān)于PCB高速和低速設(shè)計(jì)的區(qū)別

要判斷一個(gè)信號(hào)是否為高速信號(hào)首先要區(qū)分幾個(gè)誤區(qū)。

誤區(qū)一：信號(hào)周期頻率 FCLOCK 高的才屬于高速設(shè)計(jì)

其實(shí)我們?cè)谠O(shè)計(jì)時(shí)考慮的最高頻率往往取決于信號(hào)的有效頻率（亦稱轉(zhuǎn)折頻率） Fknee 。

如上圖信號(hào)周期頻率與有效（轉(zhuǎn)折）頻率定義為：

FCLOCK Tclock = 1/(10% 90%) 0.5/ Fknee = Tr ? （實(shí)際中多數(shù)信號(hào)而言）

誤區(qū)二：電容、電感式理想器件

在低速領(lǐng)域，電容、電感工作頻段比較低，可以認(rèn)為他們是理想器件。但在高速領(lǐng)域，PCB 上的電容電感等已經(jīng)不能簡(jiǎn)單的視為純粹的電容電感了。例如:在低速領(lǐng)域電容我們可以視為斷路，而在高速電路中，假設(shè)工作頻率為 F，則電容 C 兩側(cè)表現(xiàn)出的電抗值為1/ 2πF ×C ,,,,在工作頻率很高的情況下電抗值變得很小，電容表現(xiàn)為短路。認(rèn)清上面兩個(gè)誤區(qū)我們來(lái)討論低速信號(hào)和高速信號(hào)的問題。對(duì)于低速信號(hào)而言，傳輸路徑上的個(gè)點(diǎn)的電平近似相同，我們可以采用集總的思維來(lái)對(duì)待傳輸路徑，即傳輸路徑上的各點(diǎn)狀態(tài)相同；對(duì)于高速信號(hào)而言，傳輸路徑上的各點(diǎn)電平不同，需要采用分布式的思維來(lái)看待，即各個(gè)點(diǎn)的狀態(tài)不同。因此，高速低速區(qū)分還要看信號(hào)傳輸路徑的長(zhǎng)度。

一般而言，在信號(hào)傳輸路徑的長(zhǎng)度（即信號(hào)線的長(zhǎng)度）小于信號(hào)的有效波長(zhǎng)的 1/6 1/6 1/6 1/6 時(shí)，可以認(rèn)為在該傳輸路徑上，各點(diǎn)的電平狀態(tài)近似相同。由信號(hào)波長(zhǎng)與頻率的關(guān)系 λ = c / F ，我們可以按下面的步驟進(jìn)行高速低速的區(qū)分；

1 獲得信號(hào)的有效頻率 Fknee 和走線長(zhǎng)度 L;

2 利用 Fknee 計(jì)算出信號(hào)的有效波長(zhǎng) λknee ;

3 判斷 LLLL 與 1/6 1/6 1/6 1/6λknee的關(guān)系，若 LLLL>>>>1/6 1/6 1/6 1/6λknee，則信號(hào)為高速信號(hào)；反之，則為低速信號(hào)。

注意： Fknee 的獲得方式一是可以直接測(cè)量，二是經(jīng)驗(yàn)值可以假設(shè)信號(hào)的上升沿時(shí)間為信號(hào)周期的 7%，此時(shí)有效頻率 Fknee 約為周期頻率 FCLOCK 的 7 倍，如周期頻率 FCLOCK 為100MHz 的時(shí)鐘信號(hào)，可以估計(jì)其有效頻率約為 700MHz。

綜上，我們還可以得到傳輸線和非傳輸線的概念。和高速低速信號(hào)的判斷一樣，高速信號(hào)的走線我們視為傳輸線，反之亦反。

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例子：

信號(hào) 1111： FCLOCK 為 100MHz，上升沿時(shí)間 2ns，走線長(zhǎng)度 L 為 6in（英寸）；

信號(hào) 2222： FCLOCK 為 100MHz，上升沿時(shí)間 0.5ns，走線長(zhǎng)度 L 為 6in（英寸）。

對(duì)于信號(hào) 1 ：

對(duì)于信號(hào)2：

其中：1mmmm=39.37 in

信號(hào) 1 的走線長(zhǎng)為 6in，小于λknee的 1/6，因此可以視為非傳輸線；

信號(hào) 2 的走線長(zhǎng)為 6in，大于λknee的 1/6，因此應(yīng)視為傳輸線。

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