JESD204B接口標(biāo)準(zhǔn)如何用于ADC到FPGA設(shè)計(jì)中
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發(fā)表于 09-11 10:25
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抓住JESD204B接口功能的關(guān)鍵問(wèn)題
JESD204B是最近批準(zhǔn)的JEDEC標(biāo)準(zhǔn)，用于轉(zhuǎn)換器與數(shù)字處理器件之間的串行數(shù)據(jù)接口。它是第三代標(biāo)準(zhǔn)，解決了先前版本的一些缺陷。該
ESD204B接口建立同步鏈路的三個(gè)階段
JESD204B標(biāo)準(zhǔn)提供一種將一個(gè)或多個(gè)數(shù)據(jù)轉(zhuǎn)換器與數(shù)字信號(hào)處理器件接口的方法（通常是ADC或DAC與FPGA
發(fā)表于 03-20 11:33
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JESD204B的常見(jiàn)疑問(wèn)解答
送數(shù)據(jù)。在歷代轉(zhuǎn)換器中，低壓差分信號(hào)（LVDS）和并行接 口允許對(duì)DAC或ADC的最低有效位（LSB）或最高有效位（MSB）進(jìn)行簡(jiǎn)單探測(cè)/調(diào)試，檢查函數(shù)轉(zhuǎn)換器是否正在工作。使用JESD204B
發(fā)表于 01-03 06:35
AD9683的引腳如何與zynq 7015芯片中的JESD204 ip核端口對(duì)應(yīng)相連?
目前，我在設(shè)計(jì)中想使用ZYNQ 7015系列的FPGA，利用JESD204 IP核接收A/D轉(zhuǎn)換器AD9683轉(zhuǎn)換完成后的數(shù)據(jù)。但是JESD204 IP核的端口很多，我不知道應(yīng)該如何將
發(fā)表于 12-15 07:14
ad9680 JESD204B接口rx_sync信號(hào)同步和失鎖周期性出現(xiàn)怎么解決？
always中的每個(gè)SYSREF都進(jìn)行同步模式，發(fā)現(xiàn)當(dāng)時(shí)AD9680配置完成，JESD204B IP核配置完成，啟動(dòng)SYSREF時(shí)鐘產(chǎn)生，第一個(gè)時(shí)鐘同步后rx_sync信號(hào)拉高一個(gè)SYSREF時(shí)鐘周期
發(fā)表于 12-12 08:03
AD9690配置在JESD204B sublcass 0模式下，AD9690的SYSREF±輸入管腳怎么處理？
用單片AD9690采集數(shù)據(jù)給FPGA，不要求確定延遲，因此想要把AD9690配置在JESD204B sublcass 0 模式下。但是這種模式下，對(duì)于AD9690的SYSREF±的輸入管腳怎么處理？以及AD9690工作在subclass 0 模式下還有沒(méi)有其他要注意的地方
發(fā)表于 12-12 06:16
AD9136的JESD204B鏈路無(wú)法建立是怎么回事？
使用內(nèi)部PLL，輸入?yún)⒖碱l率為100MHz。在采樣率時(shí)鐘設(shè)置為1GHz時(shí)，DAC的JESD204B鏈路能建立，但是當(dāng)頻率改為1.5GHz時(shí)，SYNC一直為低。其他相關(guān)寄存器都已經(jīng)修改，serdes
發(fā)表于 12-05 08:17
使用AD9163的時(shí)候遇到JESD204B的SYNC信號(hào)周期性拉低如何解決？
我在使用AD9163的時(shí)候遇到JESD204B的SYNC信號(hào)周期性拉低。通過(guò)讀寄存器值如圖，發(fā)現(xiàn)REG470和REG471都為0xFF，而REG472始終為0.不知有誰(shuí)知道是什么原因？該如何解
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發(fā)表于 12-04 07:27
JESD204B鏈路傳輸?shù)挠绊懸蛩?/a>
作者：Ian Beavers，ADI公司應(yīng)用工程師 JESD204B串行數(shù)據(jù)鏈路接口針對(duì)支持更高速轉(zhuǎn)換器不斷增長(zhǎng)的帶寬需求而開(kāi)發(fā)。作為第三代標(biāo)準(zhǔn)，它提供更高的通道速率最大值(每通道高達(dá)12.5
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