5月14日,在三星的代工論壇活動中,三星發(fā)布了其第一款3nm工藝的產(chǎn)品設(shè)計套件(PDK) alpha 0.1版本,旨在幫助客戶盡早開始設(shè)計工作,提高設(shè)計競爭力,同時縮短周轉(zhuǎn)時間(TAT)。這一宣布的特別之處在于,3nm是三星打算推出下一代環(huán)繞柵極Gate-All-Around(GAA)技術(shù)以取代FinFET的工藝節(jié)點。這個被稱為當(dāng)前FinFET 技術(shù)進(jìn)化版的生產(chǎn)技術(shù),能夠?qū)?a target="_blank">芯片核心的晶體管進(jìn)行重新設(shè)計和改造,使其更小更快。
而根據(jù)國際商業(yè)戰(zhàn)略咨詢公司(International Business Strategies) 執(zhí)行長Handel Jones 表示,目前三星正透過強大的材料研究讓晶圓制造技術(shù)獲得發(fā)展。而在GAA 的技術(shù)發(fā)展上,三星大約領(lǐng)先臺積電1 年的時間,而英特爾封面則是落后三星2 到3 年。
與7nm技術(shù)相比,三星的3GAE工藝可將芯片面積減少45%,功耗降低50%或性能提高35%?;贕AA的工藝節(jié)點有望在下一代應(yīng)用中廣泛采用,例如移動,網(wǎng)絡(luò),汽車,人工智能(AI)和物聯(lián)網(wǎng)。
三星計劃通過其3納米工藝的專有MBCFET?(多橋通道FET)技術(shù)為其無晶圓廠客戶提供獨特的優(yōu)勢。MBCFET?是一種先進(jìn)的薄而長的線型GAA結(jié)構(gòu),可堆疊薄而長的納米片,如紙張,以提高性能和功率效率,以及與pinpet工藝的兼容性。它具有利用技術(shù)的優(yōu)勢。
平面FET,F(xiàn)inFET,GAAFET,MBCFET?晶體管結(jié)構(gòu)
超越FinFET:GAA
在過去十年中,基于邏輯的工藝技術(shù)創(chuàng)新的主要驅(qū)動力是FinFET。與標(biāo)準(zhǔn)平面晶體管相比,F(xiàn)inFET在工藝節(jié)點減小時允許更好的性能和電壓縮放,從而最大限度地減少了晶體管限制的負(fù)面影響。FinFET通過在垂直方向上縮放來增加晶體管的溝道和柵極之間的接觸面積,與平面設(shè)計相比允許更快的切換時間和更高的電流密度。
然而,就像平面晶體管一樣,F(xiàn)inFET晶體管最終會達(dá)到一個極限點,隨著工藝節(jié)點的收縮,它們無法伸縮。為了擴(kuò)大規(guī)模,通道和柵極之間的接觸面積需要增加,實現(xiàn)這一點的方法是采用Gate-All-Around(GAA)的設(shè)計。GAA調(diào)整晶體管的尺寸,以確保柵極不僅在頂部和兩側(cè),也在通道下方。這使得GAA設(shè)計可以垂直堆疊晶體管,而不是橫向堆疊。
基于GAA的FET(GAAFET)可以具有多種形狀因子。大多數(shù)研究都指向基于納米線的GAAFET,具有較小的通道寬度并使通道盡可能小。這些類型的GAAFET通??捎糜诘凸脑O(shè)計,但難以制造。另一種實現(xiàn)方式是使通道像水平板一樣,增加通道的體積,從而提供性能和擴(kuò)展的好處。這種基于納米片的GAAFET是三星所謂的多橋通道FET或MBCFET,它將成為該公司的商標(biāo)名稱。
在平面晶體管縮放到22nm/ 16nm左右的情況下,當(dāng)我們從22nm/ 14nm下降到5nm和4nm時,F(xiàn)inFET是理想的。三星計劃在其3nm設(shè)計上推出基于納米片的GAAFET,完全取代FinFET。
3nm PDK
當(dāng)半導(dǎo)體公司在給定工藝上設(shè)計新芯片時,他們需要的工具之一是來自代工廠的設(shè)計套件(PDK)。例如,對于在14nm芯片上創(chuàng)建Arm芯片的人來說,他們會調(diào)用Arm并要求為三星、臺積電或GlobalFoundries提供的Cortex-A55設(shè)計套件,該套件已針對該流程進(jìn)行了優(yōu)化。對于14nm,這些設(shè)計套件非常成熟,根據(jù)您是否需要高頻率或低功耗優(yōu)化,Arm可能會提供不同的版本。
然而,對于一個新的工藝技術(shù)時,PDK會經(jīng)歷alpha和beta版本。PDK包含流程的設(shè)計規(guī)則,以及用于實現(xiàn)功耗和性能最佳的優(yōu)化。
三星在今天推出其第一代3nm alpha版PDK,用于采用MBCFET的第一代3nm工藝。三星將此流程稱為“3GAE”流程,這個alpha版本將允許其合作伙伴開始掌握其3GAE流程的一些新設(shè)計規(guī)則。
三星在其首個3GAE流程中做出了許多承諾。其中一個標(biāo)題是將工作電壓從0.75伏降低到0.70伏。與7nm相比,三星的3GAE工藝旨在將芯片面積減少45%,功耗降低50%或性能提高35%。
三星表示,這些性能數(shù)據(jù)基于對頻率很重要的關(guān)鍵路徑使用較大寬度的單元,而對于非關(guān)鍵路徑使用較小寬度單元,其中節(jié)能是至關(guān)重要的。
從中可以看出其中的一些:三星預(yù)計其3GAE流程將在2020年首次提供客戶流片,2020年末風(fēng)險生產(chǎn),2021年末批量生產(chǎn)。
除了3GAE之外,三星已經(jīng)預(yù)測其第二代3nm工藝將被稱為3GAP,重點是高性能操作。3GAE將于2021年投入風(fēng)險生產(chǎn),大規(guī)模生產(chǎn)可能在2022年。
PDK工具和EDA合作伙伴
PDK工具包括SPICE,DRC,LVS,PEX,P-Cell,F(xiàn)ill Deck和P&RTechfile。EDA合作伙伴包括Cadence,Mentor和Synopsys。
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原文標(biāo)題:3nm!三星GAA工藝超越FinFET,領(lǐng)先臺積電
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