74ls160系列電路

74ls160系列電路:

下圖是TLC320AD75C 的ADC 與MCS51 接口電路，DAC 接口電路是上述電路的逆過程，
只要將８位輸出鎖存移位寄存器（三態(tài)、串入并出）74LS595 改成８位輸入鎖存移位寄存器
74LS597（三態(tài)、并入串出）即可，此處不再詳述。圖５與圖３的畫法一樣，鑒于篇幅的限
制，省略掉了一些電路細節(jié)，讀者應用本文中的電路時應補上。下面簡單講述一下圖５所示電
路的工作過程。根據圖４串行接口時序，要求利用LRCKA 和SCLKA 生成圖４（d）所示的脈
沖。在該脈沖的高電平期間20 位串行數據送到由三片74LS595 級聯(lián)而成的串入并出接口電路
中；在脈沖的下降沿將74LS595 中移位寄存器中的數據傳輸到鎖存器；在脈沖的低電平期間發(fā)
中斷到MCS51 的INTO，MCS51 依次發(fā)出三個片選信號，讀走該20 位數據，從而完成一個聲
道的采集工作。因此如何產生圖4(d)所示的脈沖是本電路的核心問題。在圖５所示電路中，
74LS123 捕捉到的LRCKA 上升沿和下降沿通過線與的方式生成圖4(e)形式的極窄脈沖。在該
脈沖的低電平期間置位74LS74；兩片74LS160 接成20 進制的計數器，在74LS74 輸出高電平
到來時對SCLKA 進行計數，當計滿20 個脈沖時輸出一高電平脈沖，該脈沖經一非門倒相去

74LS74 的復位端。74LS74 在上述的置位與復位作用下即產生圖4(f)所示的脈沖，同時在該脈
沖的低電平期間還要去清除計數器，停止計數器工作，直至該脈沖的下一個高電平到來。要指
出的是圖4(f)所示脈沖比圖４（ｄ）所示的脈沖有一延遲，但只要該延遲時間小于Ｔ
SCLKA/2，即圖4(f)所示脈沖的上升沿比轉換開始后SCLKA 的第一個上升沿早，同步計數器
就可正確計數，不會漏掉１位串行數據。