--- 產(chǎn)品參數(shù) ---
- 具有集成電壓控制的 具有集成電壓控制的相控陣鎖相環(huán)
- 高性能數(shù)據(jù)轉(zhuǎn)換器和M 高性能數(shù)據(jù)轉(zhuǎn)換器和MxFE時鐘
- 具有集成數(shù)據(jù)轉(zhuǎn)換器的 具有集成數(shù)據(jù)轉(zhuǎn)換器的FPGA
--- 產(chǎn)品詳情 ---
ADF4378BCCZ是一款高性能、超低抖動、整數(shù)N 具有集成電壓控制的相控陣鎖相環(huán)(PLL) 理想情況下,振蕩器(VCO)和系統(tǒng)參考(SYSREF)重定時器 適用于數(shù)據(jù)轉(zhuǎn)換器和混合信號前端(MxFE)時鐘 應用。高性能PLL具有?239 dBc/Hz:歸一化 帶內(nèi)相位噪聲本底,超低1/f噪聲,高 可實現(xiàn)超低的相位/頻率檢測器(PFD)頻率 帶內(nèi)噪聲和集成抖動。基本VCO和 ADF4378的輸出分頻器產(chǎn)生800 MHz以下的頻率 至12.8 GHz。ADF4378集成了所有必要的電源 旁路電容器,可節(jié)省緊湊電路板上的電路板空間。
對于多數(shù)據(jù)轉(zhuǎn)換器和MxFE時鐘應用, ADF4378簡化了所需的時鐘校準和校準程序 與其他時鐘解決方案通過實施自動 引用輸出同步功能,匹配的引用 跨過程、電壓和溫度特性輸出延遲, 小于±0.1 ps,無抖動參考輸出延遲 調(diào)整能力功能。
通用脈沖重定時器功能允許可預測的 以及SYSREF的精確多芯片時鐘和脈沖對齊, SYNC和多芯片同步(MCS)架構。 JESD204B和JESD204C子類1解決方案由 將ADF4378與分布的集成電路(IC)配對 參考和SYSREF信號對。脈沖重定時器功能 通過允許廣泛分布來簡化系統(tǒng)設計 SYSREF只滿足較慢的參考頻率時序vs. 更嚴格的輸出時鐘時序。串行外設 接口(SPI)可選電流模式邏輯(CML)/低壓 正/偽發(fā)射極耦合邏輯(LVPECL)或低壓差分 信令(LVDS)SYSREF輸入和LVDS SYSREF輸出 允許CML到LVDS信號轉(zhuǎn)換,從而簡化時鐘 和各種轉(zhuǎn)換器的SYSREF對齊。脈沖重定時器 功能也可與收發(fā)器MCS信號和SYNC一起使用 其他IC的信號。
應用程序
高性能數(shù)據(jù)轉(zhuǎn)換器和MxFE時鐘
無線基礎設施(MC-GSM、5G)
測試與測量
具有集成數(shù)據(jù)轉(zhuǎn)換器的FPGA
ADF4378BCCZ 的特點
- 輸出頻率范圍:800 MHz至12.8 GHz
- 抖動=18 fsRMS(集成BW:100 Hz至100 MHz)
- 抖動=27 fsRMS(ADC SNR方法)
- 寬帶噪聲地板:-160 dBc/Hz@12 GHz
- PLL規(guī)格:
- -239 dBc/Hz:標準化帶內(nèi)相位噪聲地板
- -147 dBc/Hz:標準化帶內(nèi)1/f噪聲
- 相位檢測器頻率高達500 MHz
- 參考輸入頻率高達1 GHz
- 典型的-100 dBc PFD馬刺
- 參考輸出延遲規(guī)格:
- 零件對零件標準偏差:3 ps
- 溫度漂移:0.03 ps/℃
- 調(diào)整步長:<+/-0.1 ps
- 多芯片輸出相位校準
- 重定時LVDS SYSREF輸出
- 3.3 V和5 V電源
- 7毫米x 7毫米48引線LGA
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