FPGA時(shí)序優(yōu)化：降低MUXF映射的策略

我們都知道，FPGA中的擁塞有：全局擁塞，短線擁塞和長(zhǎng)線擁塞。

今天我們就來(lái)看短線擁塞的一種解決方案：Reduce MUXF Mapping。

UltraScale的CLB資源

在介紹Reduce MUXF Mapping，我們需要知道什么是MUXF，這就得從UltraScale的CLB說(shuō)起。

我們都知道，在7系列的FPGA中，每個(gè)CLB有兩個(gè)Slice；而在UltraScale系列中，每個(gè)CLB中只有一個(gè)Slice，Slice又分成了兩種類型SliceL（Logic）和SliceM（Memory），其中SliceM中的LUT可以當(dāng)作分布式RAM來(lái)使用。

每個(gè)Slice中包含：

6輸入2輸出LUT * 8，其中SliceM中的LUT可配置為512bits的Distributd RAM和256bits的Shift Registers

Flip-Flops * 16

Carry8 * 1

Wide Multiplexer，即MUXF*

MUXF7 * 4

MUXF8 * 2

MUXF9 * 1

什么是MUXF？

在Ultrascale系列的FPGA中，MUXF*是指MUXF7，MUXF8和MUXF9，需要注意的是：他們不是7選1，8選1和9選1的MUX，具體解釋如下圖：

image-20240331202559121

我們?cè)倬唧w解釋一下：

MUXF7有F7MUX_AB、F7MUX_CD、F7MUX_EF、F7MUX_GH這4個(gè)，每個(gè)MUXF7均可以與其后面的2個(gè)相鄰的LUT構(gòu)成一個(gè)8:1 MUX；

MUXF8有F8MUX_BOT和F8MUX_TOP，每個(gè)MUXF8均可以與其后面的鄰近2個(gè)F7MUX以及后面的鄰近4個(gè)LUT構(gòu)成一個(gè)MUX16_1；

MUXF9只有一種就是F9MUX，可以與其后面的所有的F7MUX、F8MUX、LUT構(gòu)成一個(gè)MUX32_1。

下面的圖是由F8MUX_BOT，兩個(gè)F7MUX和4個(gè)LUT構(gòu)成的16：1的MUX，圖中的D觸發(fā)器是可選的，是為了減少時(shí)序收斂的難度。

image-20240331204953352

MUXF在什么場(chǎng)景下有優(yōu)勢(shì)？

從上面的圖中，我們可以看出來(lái)，如果實(shí)現(xiàn)一個(gè)16:1的MUX，在配合MUXF的情況下，只需要一個(gè)Slice就可以完成；在一個(gè)Slice中完成的邏輯，我們都可以當(dāng)成是一個(gè)logic level；而如果完成由LUT來(lái)實(shí)現(xiàn)16:1的MUX，則需要多級(jí)logic level，因此MUXF的其中一個(gè)優(yōu)勢(shì)就是可以減少logic level。

MUXF的第二個(gè)優(yōu)勢(shì)就是節(jié)省功耗，在FPGA中，LUT本身的功耗就是要高一些，再加上對(duì)于wide multiplexer，所需要的LUT數(shù)量也比較多，因此采用MUXF的方式，對(duì)于功耗方面是有優(yōu)勢(shì)的。

MUXF在什么場(chǎng)景下有劣勢(shì)？

既然MUXF可以減少logic level，那為什么vivado還有一個(gè)專門的選項(xiàng)muxf_remap來(lái)優(yōu)化MUXF呢？

這是因?yàn)镸UXF在布局時(shí)會(huì)與八個(gè) LUT組合在一起，這種組合導(dǎo)致 CLB 輸入的利用率很高，增加了路由需求，但是會(huì)在網(wǎng)表連接復(fù)雜時(shí)限制了布局的靈活性，從而可能導(dǎo)致更高的路由擁塞，導(dǎo)致時(shí)序不好收斂。

下面這個(gè)圖就展示了將MUXF替換成LUT3之后的效果，需要注意的是，這種替換會(huì)增加功耗，僅在我們想收斂時(shí)序時(shí)使用。

image-20240331210915847

如何使用該優(yōu)化指令

在 Vivado 中，opt_design 命令提供了一個(gè)可選的 MUX 優(yōu)化階段，可以將 MUXF* 結(jié)構(gòu)重新映射為 LUT原語(yǔ)以提高路由能力。我們可以使用 -muxf_remap 選項(xiàng)重新映射所有的 MUXF* 單元。或者，可以在擁塞區(qū)域的選擇單元上設(shè)置 MUXF_REMAP 屬性為 TRUE，以限制 MUX 重映射的范圍。任何設(shè)置了 MUXF_REMAP 屬性為 TRUE 的 MUXF* 單元將在 opt_design 期間自動(dòng)觸發(fā) MUX 優(yōu)化階段，并被重新映射為 LUT。

?

?

set_property?BLOCK_SYNTH.MUXF_MAPPING?0?[get_cells?inst_name]
審核編輯：黃飛

?

?

?