USRP軟件無(wú)線電平臺(tái)的產(chǎn)品說(shuō)明資料免費(fèi)下載

　　軟件無(wú)線電平臺(tái)，或 USRP （發(fā)音 usurp） 是為了讓一般計(jì)算機(jī)能夠擔(dān)當(dāng)很高寬帶的軟件無(wú)線電用的。 從本質(zhì)上講，它用來(lái)充當(dāng)無(wú)線通信系統(tǒng)的數(shù)字基帶和中頻（ IF）。 USRP 的基本設(shè)計(jì)邏輯是所有的信號(hào)處理諸如：調(diào)制，解調(diào)由通用計(jì)算機(jī)來(lái)?yè)?dān)當(dāng)。 所有的高速的一般操作諸如：上變頻，下變頻，抽取，混合由 FPGA 來(lái)承擔(dān)。 USRP 真正的價(jià)值是它讓工程師，設(shè)計(jì)者花費(fèi)極小的費(fèi)用和精力。一個(gè)巨大的開發(fā)者和用戶社區(qū)貢獻(xiàn)了一個(gè)豐富的代碼庫(kù)，提供了很多具有實(shí)用價(jià)值的軟件和硬件的應(yīng)用實(shí)例。靈活多變的硬件，開源軟件以及經(jīng)驗(yàn)豐富的社區(qū)用戶結(jié)合在一起形成一個(gè)理想的開發(fā)軟件無(wú)線電的平臺(tái)。

　　USRP 母板

　　USRP 有4路12位高速模數(shù)轉(zhuǎn)換器（ADCs），采樣速度可達(dá)64MSamples/sec。4路14位高速數(shù)模轉(zhuǎn)換器（DACs）， 采樣速度可達(dá) 128MSamples/sec。這些 4 入 4 出通道同 Altera 公司的 Cyclone EP1C12 FPGA 相連。FPGA 相應(yīng)地同 Cypress 公司的 USB2 接口芯片 FX2 相連，然后連接至計(jì)算機(jī)相連。 USRP 同計(jì)算機(jī)通過(guò)高速的 USB2 接口相連，不能用于 USB1.1接口。因此，理論上，當(dāng)采樣信號(hào)時(shí)，系統(tǒng)具有4路輸入4路輸出。但是，現(xiàn)實(shí)中采集復(fù)合的（IQ）信號(hào)時(shí)，它只提供更多的靈活性（和帶寬）。 因此把它們成對(duì)，便可形成兩對(duì)復(fù)合輸入兩對(duì)復(fù)合輸出。

　　ADC 部分

　　母板上有四路高速 12 位 AD 轉(zhuǎn)換器。采樣速率可達(dá) 64MS/s。理論上，它的帶寬可達(dá) 32MHz。 AD 轉(zhuǎn)換器允許的帶通信號(hào)可達(dá) 200MHz。如果容忍損失一些分貝的話，它的中頻頻率可高達(dá) 500 MHz。然而，如果對(duì)載波帶中頻的信號(hào)采樣大于 32MHz，波形便會(huì)失真，因此有價(jià)值的帶寬便是處于 -32 MHz 到 32 MHz 之間。這有時(shí)很有意義，例如不必依賴射頻前端去聽(tīng) FM 電臺(tái)。總之被采樣的信號(hào)頻率越高，其信噪比越低。100 MHz 是推薦的上限值。 ADCs 的量程范圍是峰值對(duì)峰值 2V，輸入是阻值為50歐姆的差分輸入，其功率為10 mW （或 10 dB）。它上面還有一個(gè)位于 ADCs 流程前的可編程增益放大器（PGA），其目的是在信號(hào)微弱的情況下，放大其信號(hào)以便有效的利用整個(gè) ADCs 的量程。 PGA 最大可達(dá) 20dB。如果把其（PGA）增益設(shè)定為零，滿量程的輸入便是峰值到峰值 2V 差分信號(hào)；如果把其增益設(shè)定為 20 dB， 僅僅 0.2 V p-p 的差分輸入便可達(dá)其滿量程。它（PGA）可由軟件編程。如果信號(hào)是交流耦合的，便不必提供直流偏置只需把內(nèi)部緩沖打開即可。它便可提供大概 2V 的偏置。如果信號(hào)是直流耦合的，在輸入的正負(fù)兩端必須提供一個(gè) VCC/2（1.65V）的直流偏置，而且其內(nèi)部緩存必須關(guān)閉。最后，ADC 的基準(zhǔn)電壓是準(zhǔn)確的 1V。