DSP實時數(shù)據(jù)無損壓縮方案分析

數(shù)據(jù)壓縮技術能減少傳輸所用的時間和存儲空間，在有限的信道容量內傳輸更多的有用信息，有助于降低功率和帶寬要求，改善通信效率。反之，如果不進行數(shù)據(jù)壓縮，則無論傳輸或存儲都很難實用化［1］。
　　1 硬件及實現(xiàn)原理
　　結合本設計的實際情況，由于壓縮算法比較復雜，計算量大，在壓縮數(shù)據(jù)時必須采用浮點型運算。另一方面，由于處理精度要求高，所以需要選擇浮點型DSP。基于上述考慮，選用TI公司的一款性價比非常高的浮點芯片TMS320C6713。其主頻225MHz，每周期執(zhí)行8條32bit指令，最高定點運算能力為 1800MIPS，浮點運算能力為1350MFLOPS，32位指令集，而且內部自帶256KB的RAM，4KB程序緩沖器和4KB的數(shù)據(jù)緩沖器，可以通過外部存儲器接口EMIF（External Memory Inter Faces）擴展SDRAM和Flash［2］。在本設計中，對原始數(shù)據(jù)按照每2 048B為一組進行壓縮。壓縮的最小單位是2 048B，且壓縮率不固定，對于某組特定數(shù)據(jù)壓縮后可能比原來的數(shù)據(jù)還要大。壓縮前后的數(shù)據(jù)都需要放到DSP的RAM中進行處理，其256KB的RAM不能滿足本設計存儲要求，需要通過EMIF擴展存儲空間。SDRAM選用Micron公司的MT48LC2M32B2。其數(shù)據(jù)總線為32位，存儲空間為 64Mbit。工作電壓為3.3V，內部流水線結構保證了芯片的高速運行。SDRAM可以與EMIF無縫接口。EMIF的CE0連入片選引腳CS，將 SDRAM映射到CE0地址空間（0x80000000－0x80800000）。Flash是系統(tǒng)在斷電后用來保存程序和初始化數(shù)據(jù)的存儲器，系統(tǒng)上電時，由引導程序將DSP的應用程序從該存儲器引導到系統(tǒng)的高速存儲器RAM中。本設計用AMD公司生產的1M×8bit/512K×16bit AM29LV800-70 Flash存儲器，其數(shù)據(jù)寬度為8位、16位可選，采用3.3V供電，訪問時間僅70ns。EMIF的CE1連入片選引腳CE，將Flash映射到CE1 地址空間地址范圍為0x90000000～0x90100000，尋址空間為1MB［3］。
　　通常在高速數(shù)據(jù)采集系統(tǒng)中，數(shù)據(jù)處理速度及數(shù)據(jù)傳輸速度與前端A/D轉換器的采集速度不一致。為了協(xié)調它們之間工作，可以加入數(shù)據(jù)存儲器或者數(shù)據(jù)緩存器（FIFO）進行數(shù)據(jù)緩沖，使得前端數(shù)據(jù)采集和后級數(shù)據(jù)處理能夠協(xié)調工作。在本設計中，前端的采樣速度為27Kb/s；且數(shù)據(jù)流是連續(xù)的。DSP的主頻為 225MHz，經過鎖向環(huán)分頻后其讀取數(shù)據(jù)的速度為38Mb/s左右。DSP若一直等待讀數(shù)據(jù)，會大大降低其數(shù)據(jù)的處理能力。DSP讀入數(shù)據(jù)后，馬上對數(shù)據(jù)進行壓縮，壓縮后把相應的數(shù)據(jù)寫到輸出FIFO。同理，發(fā)送模塊的處理速度為18Kb/s。DSP寫輸出FIFO的速度也在38Mb/s左右。顯然，前端與DSP及DSP與發(fā)送模塊的處理速度不是一個數(shù)量級。所以在前端與DSP之間，DSP與發(fā)送模塊間分別加了兩個FIFO。本設計中FIFO1、 FIFO2均選用IDT72V19160，其存儲空間為128KB，16位并行數(shù)據(jù)總線，可達到100MHz的操作時鐘。原理框圖如圖1所示。
　　
　　前端通過16位數(shù)據(jù)總線將數(shù)據(jù)寫入到輸入FIFO1中。在程序中通過控制其半滿（HF）信號，即當數(shù)據(jù)超過32KB時（32768+1）， HF信號低電平有效，就會觸發(fā)一次中斷通知可編程邏輯和DSP，DSP進入中斷后把2KB的數(shù)據(jù)從輸入FIFO1中讀入到SBUF所指向的SDRAM空間中，在進行高速壓縮以后，被壓縮的數(shù)據(jù)放到DBUF中。SBUF的數(shù)據(jù)要與DBUF的數(shù)據(jù)進行比較，若DBUF中存儲數(shù)據(jù)的容量小于SBUF中的存儲數(shù)據(jù)的容量，就把DBUF中相應的數(shù)據(jù)寫到DSP的軟FIFO中，否則，就把SBUF中相應的數(shù)據(jù)寫到DSP的軟FIFO中。最終，DSP把壓縮后的數(shù)據(jù)通過其軟FIFO寫入到輸出FIFO2中，等待發(fā)送模塊把數(shù)據(jù)讀走。
　　在上述過程中，如果DSP沒有等待到中斷信號，則返回繼續(xù)等待，直到檢測到中斷信號，才讀取FIFO1中的數(shù)據(jù)。在DSP對SBUF中的數(shù)據(jù)幀壓縮的同時，前端以固定的采樣率對模擬信號進行采樣，并寫入到輸入FIFO1中。同時DSP把壓縮后的數(shù)據(jù)按每次小于2KB左右的速度寫入到輸出FIFO2。當輸出FIFO2半滿，發(fā)送模塊控制器會把其HF信號通過GPIO口指向DSP。本設計中用GP10實現(xiàn)相應的操作。DSP的GPIO口可以設為輸入引腳，在中斷向量表中定義后，其本身可以當作中斷使用。這樣DSP可以把采集到的實時數(shù)據(jù)源源不斷地寫入到FIFO2。整個信號處理模塊的不同子模塊都處于并行工作狀態(tài)，較好地實現(xiàn)了數(shù)據(jù)的實時壓縮，提高了壓縮效率。
　　設備上電DSP復位后，由其內部固化的自引導程序（BOOT）將存于Flash存儲器的程序和數(shù)據(jù)搬移至內部 RAM中，然后DSP即可以開始讀取壓縮算法的應用程序，繼續(xù)運行。DSP的工作流程圖如圖2所示。上電以后，首先初始化DSP的CSL函數(shù)庫，然后初始化PLL、GPIO及關中斷寄存器，等待中斷信號的來臨。