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基于Matlab/DSP Builder的系統(tǒng)實現(xiàn)

2017-10-30 | rar | 0.2 MB | 次下載 | 1積分

資料介紹

在當(dāng)今的科技信息社會中,尤其是在電子設(shè)計和信號測試系統(tǒng)中,通常需要一些復(fù)雜、特定頻率的信號,通常的信號發(fā)生器難以滿足要求,市場上出售的一些任意信號發(fā)生器的價格昂貴,體積較大,不能滿足實際的需要。
  Altera DSP Builder是一款系統(tǒng)級的設(shè)計工具,依賴于Mathworks公司的數(shù)學(xué)分析工具MatlabSimulink,可以在Sireulink中進行圖形化設(shè)計和仿真,同時又可以通過signalCompiler把Matlab/Simulink的模型文件(.mdl)轉(zhuǎn)換成相應(yīng)的硬件描述語言VHDL,本文用兩種方法,即傳統(tǒng)型的任意信號發(fā)生器和基于直接數(shù)字頻率合成(DDS)的任意信號發(fā)生器,在DSPBuilder的開發(fā)工具下實現(xiàn)任意信號發(fā)生器的設(shè)計,不涉及到編程,操作簡單。
  1 傳統(tǒng)型任意信號發(fā)生器的設(shè)計
  1.1 設(shè)計原理
  傳統(tǒng)型任意信號發(fā)生器原理比較簡單,將時鐘源作為地址發(fā)生器(計數(shù)器)的輸入時鐘,通過改變時鐘源的頻率,可以實現(xiàn)調(diào)整地址發(fā)生器(計數(shù)器)產(chǎn)生地址的變化速率,從而達到改變輸出波形與輸出頻率的目的。當(dāng)?shù)刂钒l(fā)生器輸出值等于待生成波形數(shù)據(jù)存儲器中波形數(shù)據(jù)的地址時,待生成波形數(shù)據(jù)存儲器將輸出此數(shù)據(jù)到高速D/A轉(zhuǎn)換,將其變?yōu)?a href='http://srfitnesspt.com/analog/' target='_blank' class='arckwlink_none'>模擬信號,經(jīng)低通濾波器后輸出所需波形。D/A的輸出頻率fuot與待生成波形數(shù)據(jù)存儲器的波形數(shù)據(jù)點數(shù)N以及時鐘源的頻率fclk關(guān)系為:
  基于Matlab/DSP Builder的系統(tǒng)實現(xiàn)
  由式(1)可知,只要改變數(shù)據(jù)波形點數(shù)N就能控制輸出信號的頻率。
  1.2 系統(tǒng)設(shè)計
  根據(jù)圖1所示的原理框圖,在Matlab/DSP Builder平臺上,建立傳統(tǒng)型任意信號發(fā)生器的Simulink模型,如圖2所示。
  基于Matlab/DSP Builder的系統(tǒng)實現(xiàn)
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