通過時鐘電路和模擬輸入網(wǎng)絡(luò)來優(yōu)化高速ADC的性能英文原版資料概述

　　目前，高速流水線模數(shù)轉(zhuǎn)換器的性能已經(jīng)達到了新的高度。精度、采樣速度和動態(tài)性能也被推到了新的極限。ADC14V155是當(dāng)前一流性能的轉(zhuǎn)換器之一，與14比特的競爭產(chǎn)品相比可傳送多達57%的全功率帶寬。其面臨的挑戰(zhàn)是在數(shù)據(jù)表中給定的參數(shù)下如何能保持靜態(tài)，尤其是動態(tài)的性能。設(shè)計師必須非常小心地選擇轉(zhuǎn)換器周邊器件。本應(yīng)用注釋討論了如何通過設(shè)計正確的時鐘電路和良好的模擬輸入網(wǎng)絡(luò)，來優(yōu)化高速流水線ADC的性能，以及如何將ADC的高速不失真的數(shù)據(jù)輸送到FPGA或ASIC上。

　　一個應(yīng)用實例為有14位精度以及高達155MSPS采樣速率的ADC14V155。它采用了差分流水線結(jié)構(gòu)，其獨特的低抖動采樣保持級提供了1.1 GHz的全功率帶寬。這種高輸入帶寬使其成為所有類型的通信接收器的極佳選擇，特別是對于欠采樣系統(tǒng)。器件可采樣高達450 MHz帶寬的信號，為系統(tǒng)的規(guī)劃提供了靈活性，并可從單載波結(jié)構(gòu)移植到單個ADC能數(shù)字化數(shù)個載波的多載波方案。

　　這種ADC可應(yīng)用在其它方面，如快速測量和測試儀器。數(shù)據(jù)從芯片上的并行LVDS（低壓差分信號傳輸）接口以DDR（雙倍數(shù)據(jù)速率）格式送出，能以純凈的數(shù)據(jù)傳輸?shù)浆F(xiàn)代FPGA或ASIC。為了進一步減少噪聲和功耗，器件為輸出接口（1.8V）和模擬部分（3.3V）分別提供電源。典型情況下器件功耗小于1W。在輸入頻率為70 MHz時，器件呈現(xiàn)的信噪比為71.7 dBFS，無雜散動態(tài)范圍（SFDR）為86.9 dBFS。