ARM微處理器編程模型之異常中斷處理分析

　3.4 異常中斷處理
　　異?；蛑袛嗍怯脩舫绦蛑凶罨镜囊环N執(zhí)行流程和形態(tài)。這部分主要對(duì)ARM架構(gòu)下的異常中斷做詳細(xì)說明。
　　ARM有7種類型的異常，按優(yōu)先級(jí)從高到低的排列如下：復(fù)位異常（Reset）、數(shù)據(jù)異常（Data Abort）、快速中斷異常（FIQ）、外部中斷異常（IRQ）、預(yù)取異常（Prefetch Abort）、軟件中斷（SWI）和未定義指令異常（Undefined instruction）。
　　注意在ARM文檔中，使用術(shù)語(yǔ)Exception來描述異常。Exception主要是從處理器被動(dòng)接受異常的角度出發(fā)，而Interrupt帶有向處理器主動(dòng)申請(qǐng)的色彩。在本書中，對(duì)“異?！焙汀爸袛唷辈蛔鰢?yán)格區(qū)分，兩者都是指請(qǐng)求處理器打斷正常的程序執(zhí)行流程，進(jìn)入特定程序循環(huán)的一種機(jī)制。
　　3.4.1 異常種類
　　ARM體系結(jié)構(gòu)中，存在7種異常處理。當(dāng)異常發(fā)生時(shí)，處理器會(huì)把PC設(shè)置為一個(gè)特定的存儲(chǔ)器地址。這一地址放在被稱為向量表（vector table）的特定地址范圍內(nèi)。向量表的入口是一些跳轉(zhuǎn)指令，跳轉(zhuǎn)到專門處理某個(gè)異常或中斷的子程序。
　　存儲(chǔ)器映射地址0x00000000是為向量表（一組32位字）保留的。在有些處理器中，向量表可以選擇定位在存儲(chǔ)空間的高地址（從偏移量0xffff0000開始）。一些嵌入式操作系統(tǒng)，如Linux和Windows CE就要利用這一特性。
　　表3.4列出了ARM的7種異常。
　　表3.4 ARM的7種異常
　　異 常 類 型處理器模式執(zhí)行低地址執(zhí)行高地址
　　復(fù)位異常（Reset）特權(quán)模式0x000000000xFFFF0000
　　未定義指令異常（Undefined interrupt）未定義指令中止模式0x000000040xFFFF0004
　　軟中斷異常（Software Abort）特權(quán)模式0x000000080xFFFF0008
　　預(yù)取異常（Prefetch Abort）數(shù)據(jù)訪問中止模式0x0000000C0xFFFF000C
　　數(shù)據(jù)異常（Data Abort）數(shù)據(jù)訪問中止模式0x000000100xFFFF0010
　　外部中斷請(qǐng)求IRQ外部中斷請(qǐng)求模式0x000000180xFFFF0018
　　快速中斷請(qǐng)求FIQ快速中斷請(qǐng)求模式0x0000001C0xFFFF001C
　　異常處理向量表如圖3.5所示。
　　當(dāng)異常發(fā)生時(shí)，分組寄存器r14和SPSR用于保存處理器狀態(tài)，操作偽指令如下。
　　R14_《exception_mode》 = return link
　　SPSR_《exception_mode》 = CPSR
　　CPSR［4∶0］ = exception mode number
　　CPSR［5］ = 0 /*進(jìn)入ARM狀態(tài)*/
　　If 《exception_mode》 = = reset or FIQ then
　　CPSR［6］ = 1 /*屏蔽快速中斷FIQ*/
　　CPSR［7］ = 1 /*屏蔽外部中斷IRQ*/
　　PC = exception vector address
　　
　　圖3.5 異常處理向量表
　　異常返回時(shí)，SPSR內(nèi)容恢復(fù)到CPSR，連接寄存器r14的內(nèi)容恢復(fù)到程序計(jì)數(shù)器PC。
　　1．復(fù)位異常
　　當(dāng)處理器的復(fù)位引腳有效時(shí)，系統(tǒng)產(chǎn)生復(fù)位異常中斷，程序跳轉(zhuǎn)到復(fù)位異常中斷處理程序處執(zhí)行。復(fù)位異常中斷通常用在下面兩種情況下。
　　· 系統(tǒng)上電。
　　· 系統(tǒng)復(fù)位。
　　當(dāng)復(fù)位異常時(shí)，系統(tǒng)執(zhí)行下列偽操作。
　　R14_svc = UNPREDICTABLE value
　　SPSR_svc = UNPREDICTABLE value
　　CPSR［4∶0］ = 0b10011 /*進(jìn)入特權(quán)模式*/
　　CPSR［5］ = 0 /*處理器進(jìn)入ARM狀態(tài)*/
　　CPSR［6］ = 1 /*禁止快速中斷*/
　　CPSR［7］ = 1 /*禁止外設(shè)中斷*/
　　If high vectors configured then
　　PC = 0xffff0000
　　Else
　　PC = 0x00000000
　　復(fù)位異常中斷處理程序?qū)⑦M(jìn)行一些初始化工作，內(nèi)容與具體系統(tǒng)相關(guān)。下面是復(fù)位異常中斷處理程序的主要功能。
　　· 設(shè)置異常中斷向量表。
　　· 初始化數(shù)據(jù)棧和寄存器。
　　· 初始化存儲(chǔ)系統(tǒng)，如系統(tǒng)中的MMU等。
　　· 初始化關(guān)鍵的I/O設(shè)備。
　　· 使能中斷。
　　· 處理器切換到合適的模式。
　　· 初始化C變量，跳轉(zhuǎn)到應(yīng)用程序執(zhí)行。
　　2．未定義指令異常
　　當(dāng)ARM處理器執(zhí)行協(xié)處理器指令時(shí)，它必須等待一個(gè)外部協(xié)處理器應(yīng)答后，才能真正執(zhí)行這條指令。若協(xié)處理器沒有相應(yīng)，則發(fā)生未定義指令異常。
　　未定義指令異?？捎糜谠跊]有物理協(xié)處理器的系統(tǒng)上，對(duì)協(xié)處理器進(jìn)行軟件仿真，或通過軟件仿真實(shí)現(xiàn)指令集擴(kuò)展。例如，在一個(gè)不包含浮點(diǎn)運(yùn)算的系統(tǒng)中，CPU遇到浮點(diǎn)運(yùn)算指令時(shí)，將發(fā)生未定義指令異常中斷，在該未定義指令異常中斷的處理程序中可以通過其他指令序列仿真浮點(diǎn)運(yùn)算指令。
　　仿真功能可以通過下面步驟實(shí)現(xiàn)。
　　① 將仿真程序入口地址鏈接到向量表中未定義指令異常中斷入口處（0x00000004或0xffff0004），并保存原來的中斷處理程序。
　　② 讀取該未定義指令的bits［27∶24］，判斷其是否是一條協(xié)處理器指令。如果bits［27∶24］值為0b1110或0b110x，該指令是一條協(xié)處理器指令；否則，由軟件仿真實(shí)現(xiàn)協(xié)處理器功能，可以同過bits［11∶8］來判斷要仿真的協(xié)處理器功能（類似于SWI異常實(shí)現(xiàn)機(jī)制）。
　　③ 如果不仿真該未定義指令，程序跳轉(zhuǎn)到原來的未定義指令異常中斷的中斷處理程序執(zhí)行。
　　當(dāng)未定義異常發(fā)生時(shí)，系統(tǒng)執(zhí)行下列的偽操作。
　　r14_und = address of next instruction after the undefined instruction
　　SPSR_und = CPSR
　　CPSR［4∶0］ = 0b11011 /*進(jìn)入未定義指令模式*/
　　CPSR［5］ = 0 /*處理器進(jìn)入ARM狀態(tài)*/
　　/*CPSR［6］保持不變*/
　　CPSR［7］ = 1 /*禁止外設(shè)中斷*/
　　If high vectors configured then
　　PC = 0xffff0004
　　Else
　　PC = 0x00000004
　　3．軟中斷SWI
　　軟中斷異常發(fā)生時(shí)，處理器進(jìn)入特權(quán)模式，執(zhí)行一些特權(quán)模式下的操作系統(tǒng)功能。軟中斷異常發(fā)生時(shí)，處理器執(zhí)行下列偽操作。
　　r14_svc = address of next instruction after the SWI instruction
　　SPSR_und = CPSR
　　CPSR［4∶0］ = 0b10011 /*進(jìn)入特權(quán)模式*/
　　CPSR［5］ = 0 /*處理器進(jìn)入ARM狀態(tài)*/
　　/*CPSR［6］保持不變*/
　　CPSR［7］ = 1 /*禁止外設(shè)中斷*/
　　If high vectors configured then
　　PC = 0xffff0008
　　Else
　　PC = 0x00000008
　　4．預(yù)取指令異常
　　預(yù)取指令異常使由系統(tǒng)存儲(chǔ)器報(bào)告的。當(dāng)處理器試圖去取一條被標(biāo)記為預(yù)取無效的指令時(shí)，發(fā)生預(yù)取異常。
　　如果系統(tǒng)中不包含MMU時(shí)，指令預(yù)取異常中斷處理程序只是簡(jiǎn)單地報(bào)告錯(cuò)誤并退出。若包含MMU，引起異常的指令的物理地址被存儲(chǔ)到內(nèi)存中。
　　預(yù)取異常發(fā)生時(shí)，處理器執(zhí)行下列偽操作。
　　r14_svc = address of the aborted instruction + 4
　　SPSR_und = CPSR
　　CPSR［4∶0］ = 0b10111 /*進(jìn)入特權(quán)模式*/
　　CPSR［5］ = 0 /*處理器進(jìn)入ARM狀態(tài)*/
　　/*CPSR［6］保持不變*/
　　CPSR［7］ = 1 /*禁止外設(shè)中斷*/
　　If high vectors configured then
　　PC = 0xffff000C
　　Else
　　PC = 0x0000000C