基于fpga的嵌入式系統(tǒng)的軟硬件設計方案解析

FPGA是通過邏輯組合電路來實現(xiàn)各種功能的器件。由于FPGA內(nèi)部集成了大量的邏輯資源和可配置的I/O引腳，加上獨特的并行處理架構(gòu)，可以輕松實現(xiàn)同時對多個外部設備的配置和管理，以及內(nèi)外各種接口數(shù)據(jù)的傳輸?，F(xiàn)在開發(fā)廠商又在FPGA 內(nèi)部加入了大量的DSP和Block RAM資源，非常適合圖像處理、數(shù)字信號處理等運算密集的應用，因此在這些領域取得了廣泛的應用。但是由于FPGA 程序編寫的靈活性和功能的多樣性，使得它在一個復雜工程中對各個程序的使用調(diào)度、統(tǒng)籌管理上有很大的局限性，這樣就必須引入操作系統(tǒng)進行統(tǒng)一的管理。Linux 系統(tǒng)則因為其良好的可裁減、可配置等特點在嵌入式領域應用廣泛。 Linux操作系統(tǒng)提供了許多系統(tǒng)級的應用，例如網(wǎng)絡協(xié)議的實現(xiàn)、進程調(diào)度、內(nèi)存管理等，同時Linux 是一個成熟的開源操作系統(tǒng)，有豐富的應用資源，利用這些資源和強大的系統(tǒng)功能，用戶可以快速地開發(fā)基于嵌入式環(huán)境復雜系統(tǒng)。因此，結(jié)合FPGA和Linux雙方優(yōu)勢，可以很好地滿足嵌入式系統(tǒng)設計需求，量體裁衣，去除冗余。本文給出了一種基于Xilinx FPGA的嵌入式Linux操作系統(tǒng)解決方案。
　　基于FPGA的嵌入式系統(tǒng)的硬件設計
　　本設計是基于Xilinx XC4VFX40系列 FPGA，它內(nèi)部集成了兩個PowerPC405處理器， 4個10/100/1000M以太網(wǎng)MAC模塊，運行頻率300MHz時，具有420D-MIPS性能，能解決高速網(wǎng)絡數(shù)據(jù)傳輸問題，并且能解決通過網(wǎng)絡加載操作系統(tǒng)和交叉編譯等問題。它內(nèi)部有448個可配置I/O口，2592kb BlockRAM，能實現(xiàn)對各種外部設備的并行控制以及較多數(shù)據(jù)的存儲與處理。加載一個操作系統(tǒng)，一般需要幾十兆的內(nèi)存空間，F(xiàn)PGA內(nèi)部自帶的RAM空間是遠遠不夠的，本設計在板上擴展了兩片MICRON公司的256Mb DDR內(nèi)存，作為上電時操作系統(tǒng)的加載和運行空間?，F(xiàn)在主流的嵌入式操作系統(tǒng)，都需要搭建交叉編譯環(huán)境，把在主機上編寫好的可執(zhí)行文件下載到目標板上，這就需要實現(xiàn)網(wǎng)絡數(shù)據(jù)的傳輸。由于XC4VFX40 自帶了以太網(wǎng)MAC模塊，只需要在外面添加個PHY芯片和帶隔離器的RJ45接口就能實現(xiàn)這個功能。本設計由于對網(wǎng)絡數(shù)據(jù)實時性要求很高，因此采用Marvell公司的千兆以太網(wǎng)PHY芯片88E1111-RCJ。它能根據(jù)自身配置和主機設計，實現(xiàn)10/100/1000M自適應傳輸，并且Linux本身對這個芯片提供了驅(qū)動支持，實現(xiàn)無縫鏈接。操作系統(tǒng)加載到DDR 中能快速有效的運行，但是掉電就會丟失，因此必須加入FLASH芯片，把系統(tǒng)文件存儲到外部FLASH中。加電時，F(xiàn)PGA把操作系統(tǒng)文件從FLASH讀入到 DDR中運行。FPGA設計當然會擴展很多接口出來，利用自身并行處理的優(yōu)勢，控制很多外圍設備，本設計也不例外，擴展了8個通用的GPIO，2個PS/2接口，1個USB接口，1個AC97聲卡接口，1個 HotLink接口，以及4個RS422接口，同時擴展了兩個CPCI接口，引出了16位數(shù)據(jù)地址線和Ethernet控制線，整個系統(tǒng)的硬件框圖如圖1所示。
　　
　　在進行電路設計時，是以FPGA為核心，向外擴展各種設備，因此特別注意了FPGA各個引腳的連接。由于DDR和PHY芯片都需要提供+2.5V電壓，因此和DDR、PHY芯片連接引腳所在的BANK需要提供+2.5V電壓參考，并且不能接以LVTTL或LVCMOS為電壓參考的引腳。重要快速的時鐘信號必須接到全局時鐘引腳上。由于FPGA需要通過外部FLASH啟動操作系統(tǒng)，需要并行配置，以減少加載時間，配置電路如圖2所示。在DDR布線時，數(shù)據(jù)和地址線需要走等長線，數(shù)據(jù)線之間不能相差10Mil，地址線要控制在20Mil以內(nèi)，時鐘也需要走差分等長線，長度應大于地址線，DDR各個信號還需要47Ω的并行端接，改善信號質(zhì)量。千兆 PHY 輸出MDI信號也需要在頂層做差分等長，不然在進行1000M數(shù)據(jù)傳輸時很可能不穩(wěn)定。DDR和PHY需要完整的電源回路做參考，電源層劃分時也要特別注意，其他電路做常規(guī)處理就可以了。