如何進(jìn)行FPGA設(shè)計(jì)FPGA設(shè)計(jì)向?qū)зY料免費(fèi)下載
資料介紹
1.考慮器件的資源,包括LE,ram資源,硬件乘法器,PLL,全局時(shí)鐘網(wǎng)絡(luò)等。
總體來說,對(duì)于FPGA設(shè)計(jì),資源一定要留有余量,否則最后的時(shí)序收斂會(huì)比較困難。我認(rèn)為使用80%左右是比較合適的。對(duì)于資源使用量在95%以上的設(shè)計(jì),除了時(shí)序收斂,可能還會(huì)遇到一些你想不到的問題。
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A. LE是5K到120K。要對(duì)設(shè)計(jì)需要的資源做一個(gè)估算,120K,對(duì)于大部分的應(yīng)用,應(yīng)該是一個(gè)很大的數(shù)字了。
B.ram資源為400K-3888Kbit.注意ram塊的大小都是9Kbit,有些模塊,比如fifo,實(shí)際上用不到9K的資源。但不管你用多少,都得占用一個(gè)ram(有些情況下占用0.5個(gè)ram)。所以ram的數(shù)量是否足夠也得考慮。
C.乘法器的數(shù)量 23-288個(gè)。注意是18*18bit的乘法器。實(shí)際使用時(shí),要看應(yīng)用需要的乘法器精度是多少。
D.PLL的數(shù)量為2-4個(gè)。每個(gè)PLL可以輸出5個(gè)時(shí)鐘,一般的設(shè)計(jì)夠用了。如果設(shè)計(jì)中的時(shí)鐘很多,就得仔細(xì)考慮了。
E.全局時(shí)鐘網(wǎng)絡(luò)為10-20個(gè)。一般夠用,如果設(shè)計(jì)中有很多時(shí)鐘或者很多扇出(fan-out)很大的信號(hào),比如復(fù)位信號(hào),也得仔細(xì)考慮。
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