Robei EDA芯片設(shè)計(jì)的教程免費(fèi)下載

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　　Robei 是一款可視化的跨平臺 EDA 設(shè)計(jì)工具，具有超級簡化的設(shè)計(jì)流程，最新可視化的分層設(shè)計(jì)理念，透明開放的模型庫以及非常友好的用戶界面。Robei 軟件將芯片設(shè)計(jì)高度抽象化，并精簡到三個(gè)基本元素，掌握這三個(gè)基本元素，就能很快地掌握 Robei 的使用技巧。該軟件將先進(jìn)的圖形化與代碼設(shè)計(jì)相融合，讓框圖與代碼設(shè)計(jì)優(yōu)勢互補(bǔ)，弱勢相互抵消。 Robei 軟件是目前世界上最小的芯片設(shè)計(jì)仿真工具，也是唯一一個(gè)能在移動(dòng)平臺上設(shè)計(jì)仿真的 EDA 工具。它不依賴于任何芯片，在仿真后自動(dòng)生成 Verilog 代碼，可以與其它 EDA 工具無縫銜接。Robei 以易用（Easy to use）和易重用（Easy to reuse）為基礎(chǔ)，是一款為芯片設(shè)計(jì)工程師量身定做的專用工具

　　通過今天的學(xué)習(xí)，讀者可以了解集成電路設(shè)計(jì)工具的歷史背景情況，同時(shí)熟悉國內(nèi)外的產(chǎn)業(yè)差距。今天的學(xué)習(xí)將為后面的操作打下基礎(chǔ)，讀者需要盡可能的熟悉軟件和 Verilog 語法，了解 Robei 軟件的結(jié)構(gòu)和操作方式，并知道如何注冊和尋找 Robei 資源。今天學(xué)習(xí)完成后，熟悉 Verilog 語言的讀者可以加深記憶，剛剛開始學(xué)習(xí) FPGA 設(shè)計(jì)的讀者也可以輕松地掌握 Verilog 語言的結(jié)構(gòu)和語法。

　　提供 EDA 設(shè)計(jì)工具的廠家有 Cadence，Synopsys，Mentor Graphics，Xilinx，Altera 等公司，這些公司都是歐美的公司，中國的 EDA 設(shè)計(jì)工具卻少的可憐。中國 90%的芯片來自進(jìn)口，已經(jīng)引起了政府的重視和對集成電路產(chǎn)業(yè)的大力扶持，但是中國 99%的芯片設(shè)計(jì)工具來自進(jìn)口和盜版，目前政府對于集成電路設(shè)計(jì)工具支持卻是鳳毛麟角。集成電路產(chǎn)業(yè)的發(fā)展依托于集成電路設(shè)計(jì)工具的發(fā)展，設(shè)計(jì)工具是和集成電路產(chǎn)業(yè)的發(fā)展同步的，就像兩條腿走路，缺了哪條腿都是畸形的發(fā)展?！肮び破涫?，必先利其器”，在中國大力發(fā)展集成電路的大環(huán)境和氛圍下，唯獨(dú)缺失的是對集成電路工具的發(fā)展。當(dāng)一個(gè)國家的某個(gè)產(chǎn)業(yè)的快速膨脹和繁榮是依賴于其他國家的利器的時(shí)候，就等于把這個(gè)產(chǎn)業(yè)的咽喉拱手讓別的國家給掐住。這個(gè)產(chǎn)業(yè)的利潤將會慢慢通過知識產(chǎn)權(quán)的訴訟形式流失進(jìn)入到其他工具所有國。這種畸形的發(fā)展會導(dǎo)致歐美等國家順利完成產(chǎn)業(yè)淘汰和升級，中國變成了集成電路產(chǎn)業(yè)鏈的最低端，只能依賴于微薄的利潤生存，并準(zhǔn)備著時(shí)不時(shí)的被掌握設(shè)計(jì)工具的國家過來“剪羊毛”。在 EDA 設(shè)計(jì)工具上，中國有沒有可能和歐美進(jìn)行抗衡和抵制？歐美國家的 EDA 設(shè)計(jì)工具也聯(lián)合本國的 IP 供應(yīng)商，打造了一個(gè)知識產(chǎn)權(quán)產(chǎn)業(yè)鏈，對于一些常用的 IP 進(jìn)行知識產(chǎn)權(quán)封鎖，要求國內(nèi)的的生產(chǎn)和設(shè)計(jì)廠商進(jìn)行購買，否則就無法完成整體設(shè)計(jì)。而且國外掌握著對軟件和 IP 更新升級的主動(dòng)權(quán)，即使購買了 IP，在一定時(shí)間之后，隨著版本的升級，IP 在不同的版本中不兼容，而且 IP 升級需要繼續(xù)付費(fèi)，同時(shí)新 IP 的使用方法不同，這就要求國內(nèi)的產(chǎn)業(yè)鏈隨著軟件和 IP 的升級不斷的更改設(shè)計(jì)，甚至重新設(shè)計(jì)，導(dǎo)致大量的人力、物力和財(cái)力的浪費(fèi)，同時(shí)又不得不出錢購買，因?yàn)楫a(chǎn)業(yè)的依附性已經(jīng)形成。我們?nèi)绾文艽蚱七@個(gè)局面？國內(nèi)的高校在培養(yǎng)集成電路設(shè)計(jì)人才的時(shí)候，也是不求甚解，很多課時(shí)在講 IP 的使用，而不是如何設(shè)計(jì) IP。如此以來，我們通過填鴨式教育培養(yǎng)了一批不會思考的集成電路設(shè)計(jì)工程師，這批不會思考的工程師在公司只會拿來主義， IP 的封閉導(dǎo)致了中國集成電路產(chǎn)業(yè)的惰性，建立在這種惰性之上的創(chuàng)新都是空談。但是隨著集成電路大基金的投入，集成電路制造廠的規(guī)模擴(kuò)建，新生產(chǎn)線的上線和產(chǎn)能的增加，如何快速培養(yǎng)更多的集成電路人才來設(shè)計(jì)和流片，用來喂飽這些新增的產(chǎn)能和高端工藝線？仔細(xì)分析一下集成電路設(shè)計(jì)的歷史，從最早的邏輯門搭建到原理圖設(shè)計(jì)（軟件化的集成電路芯片模組），再到編寫 Verilog 或者 VHDL 的代碼（充分靈活的設(shè)計(jì)方式），每一步都是為了讓設(shè)計(jì)更方便，更簡單，更抽象。未來的 EDA 工具會怎么樣？現(xiàn)在的 EDA 工具設(shè)計(jì)相當(dāng)靈活，全部由代碼實(shí)現(xiàn)功能并仿真。在設(shè)計(jì)中牽扯到大量的模塊重用，進(jìn)行例化，這個(gè)過程需要使用者清楚要進(jìn)行例化的每個(gè)引腳和位寬，用戶就需要在聲明和設(shè)計(jì)中來回切換，不時(shí)查證引腳信號的定義，浪費(fèi)了大量的時(shí)間。如何才能更方便更快速的進(jìn)行例化？在大型的設(shè)計(jì)中，需要反復(fù)的對一些細(xì)節(jié)或者模塊進(jìn)行修改，一旦用的多得模塊被修改，用戶中其他的設(shè)計(jì)就要更新，將所有用到被修改了的模塊的地方進(jìn)行更新牽扯到大量的時(shí)間，甚至是重新設(shè)計(jì)。如果能有一鍵更新，分層調(diào)整，將可以大大節(jié)約工作量。如何在軟件中進(jìn)行快速的自上而下和自下而上的協(xié)同設(shè)計(jì)并能實(shí)現(xiàn)一鍵更新？集成電路的學(xué)習(xí)是一個(gè)痛苦而抽象的過程，它不像 C語言軟件一樣，可以快速編譯，所見即所得。EDA 設(shè)計(jì)中語句是并行執(zhí)行的，C 語言中是串行執(zhí)行的，如何能減小軟件和硬件設(shè)計(jì)的鴻溝，讓有 C 語言基礎(chǔ)的人快速轉(zhuǎn)變成硬件設(shè)計(jì)工程師？大多數(shù) EDA 軟件都是龐然巨物，要想入門 EDA，首先必須把龐然巨物下載完成然后安裝并熟悉使用，一旦運(yùn)行巨物，就要吞噬電腦的大量內(nèi)存和計(jì)算性能，有沒有辦法用最小的工具完成初學(xué)者的學(xué)習(xí)任務(wù)，而讓電腦運(yùn)行流暢不妨礙我打游戲呢？因?yàn)槿狈Ω偁帉κ郑瑖獾?EDA 公司在國內(nèi)的售價(jià)高的離譜，幾十萬上百萬一套軟件已經(jīng)是司空見慣。上規(guī)模的集成電路公司為了避免被起訴不得不花費(fèi)天價(jià)來購買軟件，而這些費(fèi)用都是幾年或者十幾年從微薄的利潤中積累出來的。小微集成電路企業(yè)無力支付天價(jià)的軟件費(fèi)用，只能采用盜版，這也為以后成長為大公司埋下了法律隱患。如何讓中國的 EDA 設(shè)計(jì)工程師用得起正版 EDA 軟件？如何讓他們不再因?yàn)槭褂帽I版而天天提心吊膽？若貝公司推出的 Robei 可視化芯片設(shè)計(jì)工具是在各種現(xiàn)有的 EDA 工具的最上層加了一層，進(jìn)行可視化的所見即所得的設(shè)計(jì)，同時(shí)向下跨越到設(shè)計(jì)仿真和波形查看，基本涵蓋了設(shè)計(jì)前端的所有功能，實(shí)現(xiàn) RTL 級別的設(shè)計(jì)仿真，減少了中國大部分工程師和學(xué)生對于國外 EDA 設(shè)計(jì)工具的依賴和減少國外 EDA 設(shè)計(jì)工具的進(jìn)口使用量。以前，國外的 EDA 設(shè)計(jì)工具需要人手一個(gè)，這樣的成本不是個(gè)人和中小公司能夠負(fù)擔(dān)的起的，現(xiàn)在，由于 Robei 的出現(xiàn)，我們只需要購買少量的后端設(shè)計(jì)工具，大大減小了開支。同時(shí) Robei 支持的結(jié)構(gòu)化和可視化設(shè)計(jì)，方便了模塊重用，節(jié)省了設(shè)計(jì)公司和工程師的時(shí)間，提升了設(shè)計(jì)效率和提升了設(shè)計(jì)質(zhì)量。目前的集成電路工具更多是面向設(shè)計(jì)工藝的，極少從設(shè)計(jì)者和學(xué)習(xí)者的使用方便觸發(fā)，而且軟件動(dòng)輒上 G 或者幾十 G，對電腦性能要求也極高。Robei 軟件是一個(gè)以輕量決勝的軟件，只有不到 10M，可以減少學(xué)生學(xué)習(xí)的時(shí)間，提升學(xué)習(xí)的興趣和效率，可以為集成電路行業(yè)培養(yǎng)更多的人才。 Robei 打造了一個(gè)完全透明的 IP 平臺，在這個(gè)平臺上，我們將容納更多會思考、會設(shè)計(jì)的工程師來打造更多更好的設(shè)計(jì)，所有的設(shè)計(jì)完全透明，用戶在使用的時(shí)候可以隨意更改和裁剪，也可以學(xué)習(xí) IP 設(shè)計(jì)的相關(guān)思路。這個(gè)平臺打造的是學(xué)習(xí)與貢獻(xiàn)一體，鼓勵(lì)貢獻(xiàn)優(yōu)質(zhì) IP，定期公布設(shè)計(jì)項(xiàng)目，讓更多有思想的工程師參與項(xiàng)目，打造 IP 共享社區(qū)，獎(jiǎng)勵(lì)優(yōu)秀設(shè)計(jì)者。本來我們集成電路設(shè)計(jì)就落后很多，如果再采用知識自我封閉的理念，將會導(dǎo)致更加落后。Robei 崇尚的是一種學(xué)完就分享的模式，讓更多的設(shè)計(jì)者受益，讓更大的設(shè)計(jì)變得方便可控。這個(gè)平臺是對知識產(chǎn)權(quán)壟斷的抗?fàn)?，是興起集成電路設(shè)計(jì)產(chǎn)業(yè)的的中堅(jiān)力量。