Cyclone V FPGA系列中文學(xué)習(xí)教程免費(fèi)下載

　　本章節(jié)介紹了Cyclone ? V核心架構(gòu)中邏輯陣列模塊（LAB）的功能特性。

　　LAB是由稱作自適應(yīng)邏輯模塊（ALM）的基本構(gòu)造模塊組成，通過配置這些模塊能夠?qū)崿F(xiàn)邏輯功能、算術(shù)功能以及寄存器功能。

　　您可以將Cyclone V器件中1/4的LAB用作存儲(chǔ)器LAB （MLAB）。

　　Quartus ? II軟件和所支持的第三方綜合工具，與參數(shù)化功能（例如參數(shù)化模塊庫(kù)（LPM））一起，對(duì)常用功能（例如：計(jì)數(shù)器、加法器、減法器和算術(shù)功能） 自動(dòng)選擇相應(yīng)的模式。

　　本章節(jié)涵蓋以下兩方面內(nèi)容：

　　? LAB

　　? ALM操作模式

　　LAB是由一組邏輯資源組成的可配置邏輯模塊。每個(gè)LAB均包含專用邏輯，用來將控制信號(hào)驅(qū)動(dòng)到ALM中。

　　MLAB是LAB的超集，包含了LAB的所有特性。

　　LAB控制信號(hào)

　　每個(gè)LAB均包含專用邏輯，將控制信號(hào)驅(qū)動(dòng)到它的ALM中，并且包含兩個(gè)獨(dú)特的時(shí)鐘源和三個(gè)時(shí)鐘使能信號(hào)。

　　LAB控制模塊使用兩個(gè)時(shí)鐘源和三個(gè)時(shí)鐘使能信號(hào)生成高達(dá)三個(gè)時(shí)鐘。每個(gè)時(shí)鐘和時(shí)鐘使能信號(hào)都是相連的。

　　置低時(shí)鐘使能信號(hào)會(huì)關(guān)閉相應(yīng)的全LAB（LAB-wide）時(shí)鐘。

　　ALM輸出

　　每個(gè)ALM中的通用布線輸出驅(qū)動(dòng)本地，行和列布線資源。兩個(gè)ALM輸出能驅(qū)動(dòng)行、列或者直鏈布線連接，并且其中的一個(gè)ALM輸出也能夠驅(qū)動(dòng)本地互聯(lián)資源。

　　LUT，加法器或者寄存器輸出能驅(qū)動(dòng)ALM輸出。LUT或加法器能夠驅(qū)動(dòng)一個(gè)輸出，而寄存器驅(qū)動(dòng)另一個(gè)輸出。

　　寄存器封裝（RegisterPacking）通過將無關(guān)的寄存器和組合邏輯封裝在一個(gè)ALM中來提高器件利用率。改善布局布線的另一種機(jī)制是支持寄存器輸出驅(qū)動(dòng)回相同ALM的LUT中，使寄存器與其本身的扇出LUT封裝在一起。ALM也能夠驅(qū)動(dòng)寄存的LUT以及未寄存的LUT或者加法器輸出。