資料介紹
本教程提供全面的信息,幫助您了解如何創(chuàng)建Altera FPGA設(shè)計(jì)并在開(kāi)發(fā)板上運(yùn)行。
歡迎來(lái)到Altera和可編程邏輯世界!本教程將教您如何創(chuàng)建一個(gè)簡(jiǎn)單的FPGA設(shè)計(jì)并在開(kāi)發(fā)板上運(yùn)行它。完成教程不到一個(gè)小時(shí)。以下各節(jié)提供了設(shè)計(jì)流程的快速概述,解釋了您需要開(kāi)始的內(nèi)容,并描述了您將學(xué)到的內(nèi)容。
標(biāo)準(zhǔn)的FPGA設(shè)計(jì)流程從使用原理圖或硬件描述語(yǔ)言(HDL)的設(shè)計(jì)條目開(kāi)始,例如veriloghdl或VHDL。在這一步中,您將創(chuàng)建在FPGA內(nèi)部實(shí)現(xiàn)的數(shù)字電路。然后在FPGA硬件中進(jìn)行編譯、仿真、編程和驗(yàn)證。
創(chuàng)建一個(gè)設(shè)計(jì),使開(kāi)發(fā)板上的LED以由輸入按鈕控制的速度閃爍此設(shè)計(jì)易于創(chuàng)建,并為您提供設(shè)計(jì)工作的視覺(jué)反饋。當(dāng)然,你也可以用你的旋風(fēng)III板來(lái)運(yùn)行其他的設(shè)計(jì)。對(duì)于LED設(shè)計(jì),您將為一個(gè)簡(jiǎn)單的32位計(jì)數(shù)器編寫Verilog HDL代碼,添加一個(gè)鎖相環(huán)(PLL)megafunction作為時(shí)鐘源,并添加一個(gè)2輸入多路復(fù)用器megafunction。當(dāng)設(shè)計(jì)在電路板上運(yùn)行時(shí),您可以按下輸入開(kāi)關(guān)多路傳輸驅(qū)動(dòng)4個(gè)輸出LED的計(jì)數(shù)器位。
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