Verilog HDL的一些練習(xí)題詳細(xì)說(shuō)明

本文檔的主要內(nèi)容詳細(xì)介紹的是Verilog HDL的一些練習(xí)題詳細(xì)說(shuō)明。

　　我們可以先理解樣板模塊中每一條語(yǔ)句的作用，然后對(duì)樣板模塊進(jìn)行綜合前和綜合后仿真，再獨(dú)立完成每一階段規(guī)定的練習(xí)。當(dāng)十個(gè)階段的練習(xí)做完后，便可以開(kāi)始設(shè)計(jì)一些簡(jiǎn)單的邏輯電路和系統(tǒng)。很快我們就能過(guò)渡到設(shè)計(jì)相當(dāng)復(fù)雜的數(shù)字邏輯系統(tǒng)。當(dāng)然，復(fù)雜的數(shù)字邏輯系統(tǒng)的設(shè)計(jì)和驗(yàn)證，不但需要系統(tǒng)結(jié)構(gòu)的知識(shí)和經(jīng)驗(yàn)的積累，還需要了解更多的語(yǔ)法現(xiàn)象和掌握高級(jí)的 Verilog HDL 系統(tǒng)任務(wù)，以及與 C語(yǔ)言模塊接口的方法（即 PLI），這些已超出的本書(shū)的范圍。有興趣的同學(xué)可以閱讀 Verilog 語(yǔ)法參考資料和有關(guān)文獻(xiàn)，自己學(xué)習(xí)，我們將在下一本書(shū)中介紹 Verilog 較高級(jí)的用法。

　　練習(xí)一簡(jiǎn)單的組合邏輯設(shè)計(jì)，練習(xí)二簡(jiǎn)單時(shí)序邏輯電路的設(shè)計(jì)，練習(xí)三利用條件語(yǔ)句實(shí)現(xiàn)較復(fù)雜的時(shí)序邏輯電路，練習(xí)四設(shè)計(jì)時(shí)序邏輯時(shí)采用阻塞賦值與非阻塞賦值的區(qū)別，練習(xí)五用 always 塊實(shí)現(xiàn)較復(fù)雜的組合邏輯電路，練習(xí)六在 Verilog HDL 中使用函數(shù)，練習(xí)七在 Verilog HDL 中使用任務(wù)（task），練習(xí)八利用有限狀態(tài)機(jī)進(jìn)行復(fù)雜時(shí)序邏輯的設(shè)計(jì)，練習(xí)九利用狀態(tài)機(jī)的嵌套實(shí)現(xiàn)層次結(jié)構(gòu)化設(shè)計(jì)，練習(xí)十通過(guò)模塊之間的調(diào)用實(shí)現(xiàn)自頂向下的設(shè)計(jì)