使用Verilog HDL實(shí)現(xiàn)數(shù)字時(shí)鐘設(shè)計(jì)的詳細(xì)資料說明

　　Verilog HDL是一種硬件描述語言，用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。Verilog HDL 語言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。所有這些都使用同一種建模語言。此外，Verilog HDL語言提供了編程語言接口，通過該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。Verilog HDL語言不僅定義了語法，而且對(duì)每個(gè)語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用Verilog仿真器進(jìn)行驗(yàn)證。語言從C編程語言中繼承了多種操作符和結(jié)構(gòu)。Verilog HDL提供了擴(kuò)展的建模能力，其中許多擴(kuò)展最初很難理解。但是，Verilog HDL語言的核心子集非常易于學(xué)習(xí)和使用，這對(duì)大多數(shù)建模應(yīng)用來說已經(jīng)足夠。當(dāng)然，完整的硬件描述語言足以對(duì)從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。

　　1.2概述

　　人類的計(jì)時(shí)器已有幾千年歷史。如今我們只需瞧一下鐘就能說出時(shí)間，我們把這看成是很自然的事。但在長(zhǎng)達(dá)幾千年的時(shí)間里，根本就沒有任何測(cè)定時(shí)間的精確方法。人們通過太陽在天空中的位置，或者通過像日晷或沙漏這樣的裝置來判斷時(shí)間。在沙漏中，是通過沙子從一個(gè)雙頭玻璃容器中漏落下來來指示時(shí)間的。至今為止，在中國(guó)歷史上有留下記載的四代計(jì)時(shí)器分別為：日晷、沙漏、機(jī)械鐘、石英鐘。目前在中國(guó)市場(chǎng)上，大多數(shù)家庭使用的普通時(shí)鐘即為石英鐘。本設(shè)計(jì)采用可編程芯片和VHDL語言進(jìn)行軟硬件設(shè)計(jì)，不但可使硬件大為簡(jiǎn)化，而且穩(wěn)定性也有明顯提高。由于可編程芯片的頻率精度可達(dá)到50 MHz，因而計(jì)時(shí)精度很高。

　　1.3本設(shè)計(jì)的任務(wù)和主要功能

　　基本要求：能夠正確顯示時(shí)、分、秒，并有校時(shí)、半點(diǎn)報(bào)時(shí)和整點(diǎn)報(bào)時(shí)功能。要求能在數(shù)碼管上面正確顯示。

　　在完成基本要求的基礎(chǔ)上，可進(jìn)一步增加功能、提高性能，如增加鬧鈴功能。