使用可編程邏輯器件設(shè)計具有擴充功能的搶答器論文免費下載

　　搶答器是在競賽、文體娛樂活動（搶答活動）中，能準確、公正、直觀地判斷出搶答者的機器。電子搶答器的中心構(gòu)造一般都是由搶答器由單片機以及外圍電路組成。

　　本設(shè)計是以四路搶答為基本概念。從實際應(yīng)用出發(fā)，利用電子設(shè)計自動化（ EDA）技術(shù)，用可編程邏輯器件設(shè)計具有擴充功能的搶答器。它以Verilog HDL硬件描述語言作為平臺，結(jié)合動手實驗而完成的。它的特點是電路簡單、制作方便、操作簡單、方便、性能可靠，實用于多種智力競賽活動。

　　Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進行時序建模。Verilog HDL 語言具有下述描述能力：設(shè)計的行為特性、設(shè)計的數(shù)據(jù)流特性、設(shè)計的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計驗證方面的時延和波形產(chǎn)生機制。所有這些都使用同一種建模語言。此外，Verilog HDL語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設(shè)計外部訪問設(shè)計，包括模擬的具體控制和運行。Verilog HDL語言不僅定義了語法，而且對每個語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用Verilog仿真器進行驗證。語言從C編程語言中繼承了多種操作符和結(jié)構(gòu)。Verilog HDL提供了擴展的建模能力，其中許多擴展最初很難理解。但是，Verilog HDL語言的核心子集非常易于學(xué)習(xí)和使用，這對大多數(shù)建模應(yīng)用來說已經(jīng)足夠。當然 ，完整的硬件描述語言足以對從最復(fù)雜的芯片到完整的電子系統(tǒng)進行描述。

　　計算機與網(wǎng)技術(shù)的快速發(fā)展，硬件語言的廣泛應(yīng)用，verilog語言也得到了訊的普及。本課題主要采用verilog的功能， 設(shè)計一個四組搶答器，使用DE2上的撥碼開關(guān) ，開始搶答后，先搶答到的組通過數(shù)碼管顯示組名，如果提前搶答具有報警的功能。 在完成基本要求的基礎(chǔ)上，進一步增加功能、提高性能，如對搶答器實現(xiàn)加減分的功能。

　　電路具有第一搶答信號的鑒別和鎖存功能。在主持人將復(fù)位按鈕按下后開始搶答，并用EDA實訓(xùn)儀上面的八段數(shù)碼管顯示搶答者的序號，同時揚聲器發(fā)出“嘟嘟”的響聲，并維持3秒鐘，此時電路自鎖，不再接受其他選手的搶答信號

　　設(shè)置計分電路，每組開始時設(shè)置為6分，搶答后由主持人計分，答對一次加1分，錯一次減1分。

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