合適數(shù)據(jù)轉(zhuǎn)換器選擇：JESD204B與LVDS技術(shù)對比分析

根據(jù)最新JESD204B標(biāo)準(zhǔn)構(gòu)建的轉(zhuǎn)換器非常適合新型高速FPGA。在采用這些器件進(jìn)行設(shè)計時，應(yīng)考慮I/O注意事項。
　　隨著數(shù)據(jù)轉(zhuǎn)換器架構(gòu)和FPGA不斷采用更高級更小型化幾何體，系統(tǒng)設(shè)計人員面臨著新的數(shù)據(jù)接口挑戰(zhàn)。更小工藝幾何體支持更高帶寬轉(zhuǎn)換器在不斷提高的分辨率及速度下運行，其可實現(xiàn)更高的數(shù)據(jù)吞吐量。而且，它們還可提供更高的串行/解串（串行解串器）速率，以適應(yīng)在以前較大幾何體上無法實現(xiàn)的帶寬占用。更小的工藝幾何體也可實現(xiàn)將更多的數(shù)據(jù)轉(zhuǎn)換器集成在單個器件中。這些數(shù)據(jù)轉(zhuǎn)換器的接口解決方案不僅需要支持高數(shù)據(jù)速率，而且還必須與復(fù)雜FPGA器件兼容，并保證I/O數(shù)。
　　JESD204B接口是一個串行解串器鏈路規(guī)范，允許12.5Gbps的最大數(shù)據(jù)速率傳輸。使用高級工藝（例如65nm或更小）的轉(zhuǎn)換器支持該最大數(shù)據(jù)速率，還可提高電源效率。系統(tǒng)設(shè)計人員可充分利用該技術(shù)相對于低壓差分信號（LVDS）DDR的優(yōu)點。
　　幾個開放市場FPGA可為串行收發(fā)器提供12.5Gbps乃至更高的數(shù)據(jù)速率，其中包括賽靈思Virtex-7與Kintex-7系列。盡管FPGA具備這種功能有一定時間了，但轉(zhuǎn)換器現(xiàn)在才能達(dá)到這種性能。該技術(shù)可允許多個轉(zhuǎn)換器的同步，比如常用的轉(zhuǎn)換器內(nèi)部多個通道同步，能夠在單個FPGA器件中實現(xiàn)。
　　為不同應(yīng)用提供不同選擇
　　對于數(shù)據(jù)轉(zhuǎn)換器的高速串行傳輸，不同的應(yīng)用有不同的選擇。十多年來，數(shù)據(jù)轉(zhuǎn)換器制造商一直選擇LVDS作為主要差分信號技術(shù)。盡管有些LVDS應(yīng)用可使用更高的數(shù)據(jù)速率，但目前該市場上的轉(zhuǎn)換器廠商可提供的最大LVDS數(shù)據(jù)速率仍然為0.8至1 Gbps.LVDS技術(shù)一直難以滿足轉(zhuǎn)換器的帶寬要求。LVDS受TIA/EIA 644A規(guī)范控制，這是一項LVDS核心制造商的行業(yè)標(biāo)準(zhǔn)。該規(guī)范可作為設(shè)計人員的最佳實踐指南，提高不同廠商的LVDS發(fā)送器及接收器兼容性。同樣，沒有完全遵守LVDS規(guī)范的設(shè)計人員構(gòu)建的產(chǎn)品將不符合規(guī)范，并會因兼容性問題在市場上遇到更大的挑戰(zhàn)。
　　像LVDS一樣，JESD204B歸屬Jedec標(biāo)準(zhǔn)組織，其可針對不同制造商之間的互操作性提供電氣及物理需求指導(dǎo)。JESD204B的最大數(shù)據(jù)速率定義為12.5 Gbps，可實現(xiàn)比實際LVDS吞吐量高出10倍以上的優(yōu)勢。該性能不僅可為數(shù)據(jù)轉(zhuǎn)換器系統(tǒng)降低I/O需求及封裝尺寸，而且還可通過降低靜態(tài)功耗顯著節(jié)省系統(tǒng)成本。
　　JESD204B規(guī)范支持AC耦合，可實現(xiàn)與使用不同供電級的不同技術(shù)節(jié)點的兼容。例如，28nm及更小的FPGA處理節(jié)點是典型的前沿制造工藝技術(shù)。轉(zhuǎn)換器晶體管節(jié)點由于需要自定義模擬設(shè)計，一般會落后于業(yè)界最佳FPGA幾代。相反，LVDS通常采用DC耦合策略，其會提高轉(zhuǎn)換器與更低功耗電源FPGA的連接難度。共模電壓的不匹配度越大，靜態(tài)電流消耗就越高，不會受數(shù)據(jù)速率影響。為此，JESD204B現(xiàn)已成為高分辨率及高速數(shù)據(jù)轉(zhuǎn)換器制造商極具誘惑力的差分信號技術(shù)。除了電氣規(guī)范以外，JESD204B還具有針對三種物理層的相關(guān)眼圖性能要求。性能指標(biāo)包括定義的眼圖和總體抖動預(yù)算。光互聯(lián)網(wǎng)絡(luò)論壇（OIF）具有成熟的物理層（PHY）規(guī)范和眼圖標(biāo)準(zhǔn)，JESD204B接口可利用其實現(xiàn)相同的串行數(shù)據(jù)速率。JESD204B鏈路可使用OIF低電壓11 Gbit短距離規(guī)范（LV-OIF-11G-SR）允許的總體抖動最大值，即單位間隔（UI）的30%.圖1是12.5 Gbps下原始JESD204B眼圖及模板的示圖。模板可在水平軸及垂直軸上提供確定的裕量總數(shù)。值得注意的是，12.5Gbps眼圖符合LV-OIF-11G-SR規(guī)范，該規(guī)范建立在11.1 Gbps的速度基礎(chǔ)之上，比其他的12.5 Gbps數(shù)據(jù)速率下的規(guī)范要求更嚴(yán)格。
　　
　　圖1 12.5Gbps JESD204B眼圖與LV-OIF-11G-SR發(fā)送眼圖模板