用于高速ADC的采樣保持電源電路的設(shè)計(jì)方案解析

近年來(lái)，隨著數(shù)字信號(hào)處理技術(shù)的迅猛發(fā)展，數(shù)字信號(hào)處理技術(shù)廣泛地應(yīng)用于各個(gè)領(lǐng)域。因此對(duì)作為模擬和數(shù)字系統(tǒng)之間橋梁的模數(shù)轉(zhuǎn)換器（ADC）的性能也提出了越來(lái)越高的要求。低電壓高速ADC在許多的電子器件的應(yīng)用中是一個(gè)關(guān)鍵部分。由于其他結(jié)構(gòu)諸如兩步快閃結(jié)構(gòu)或內(nèi)插式結(jié)構(gòu)都很難在高輸入頻率下提供低諧波失真，因此流水線結(jié)構(gòu)在高速低功耗的ADC應(yīng)用中也成為一個(gè)比較常用的結(jié)構(gòu)。
　　作為流水線ADC前端的采樣保持電路是整個(gè)系統(tǒng)的關(guān)鍵模塊電路之一。設(shè)計(jì)一個(gè)性能優(yōu)異的采樣保持電路是避免采樣歪斜（timing skew）最直接的方法。
　　本文基于TSMC 0.25μm CMOS工藝，設(shè)計(jì)了一個(gè)具有高增益、高帶寬的OTA，并且利用該OTA構(gòu)造一個(gè)適用于10位，100 MS/s的流水線ADC的采樣保持電路。文章討論了適宜采用的跨導(dǎo)運(yùn)算放大器的結(jié)構(gòu)以及對(duì)其性能產(chǎn)生影響的因素和采樣保持電路的結(jié)構(gòu)，最后給出了仿真結(jié)果。
　　OTA的設(shè)計(jì)
　　1、OTA結(jié)構(gòu)
　　在2.5 V的電源電壓下，雖然套筒式共源共柵結(jié)構(gòu)具有高速、高頻、低功耗的特點(diǎn)，但由于套筒式結(jié)構(gòu)的輸出擺幅低，不太適合低壓下的設(shè)計(jì)。因此折疊式共源共柵的運(yùn)放結(jié)構(gòu)是一個(gè)較好的選擇，如圖1（a）所示。由于該OTA將用于閉環(huán)結(jié)構(gòu)，為了減少輸入端的寄生電容，采用了NMOS管作為輸入管。