資料介紹
從大學時代第一次接觸FPGA至今已有10多年的時間,至今記得當初第一次在EDA實驗平臺上完成數(shù)字秒表、搶答器、密碼鎖等實驗時那個興奮勁。當時由于沒有接觸到HDL硬件描述語言,設計都是在MAX+plus II原理圖環(huán)境下用74系列邏輯器件搭建起來的。
后來讀研究生,工作陸陸續(xù)續(xù)也用過Quartus II、FoundaTIon、ISE、Libero,并且學習了verilogHDL語言,學習的過程中也慢慢體會到verilog的妙用,原來一小段語言就能完成復雜的原理圖設計,而且語言的移植性可操作性比原理圖設計強很多。
在學習一門技術(shù)之前我們往往從它的編程語言入手,比如學習單片機時,我們往往從匯編或者C語言入門。所以不少開始接觸FPGA的開發(fā)人員,往往是從VHDL或者Verilog開始入手學習的。但我個人認為,若能先結(jié)合《數(shù)字電路基礎》系統(tǒng)學習各種74系列邏輯電路,深刻理解邏輯功能,對于學習HDL語言大有裨益,往往會起到事半功倍的效果。
當然,任何編程語言的學習都不是一朝一夕的事,經(jīng)驗技巧的積累都是在點滴中完成,F(xiàn)PGA設計也無例外。下面就以我的切身體會,談談FPGA設計的經(jīng)驗技巧。
我們先談一下FPGA基本知識:
1.硬件設計基本原則
FPGA(Field-Programmable Gate Array),即現(xiàn)場可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路領域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點。
速度與面積平衡和互換原則:
一個設計如果時序余量較大,所能跑的頻率遠高于設計要求,能可以通過模塊復用來減少整個設計消耗的芯片面積,這就是用速度優(yōu)勢換面積的節(jié)約;
反之,如果一個設計的時序要求很高,普通方法達不到設計頻率,那么可以通過數(shù)據(jù)流串并轉(zhuǎn)換,并行復制多個操作模塊,對整個設計采用“乒乓操作”和“串并轉(zhuǎn)換”的思想進行處理,在芯片輸出模塊處再對數(shù)據(jù)進行“并串轉(zhuǎn)換”。從而實現(xiàn)了用面積復制換取速度的提高。
硬件原則:理解HDL本質(zhì)。
系統(tǒng)原則:整體把握。
同步設計原則:設計時序穩(wěn)定的基本原則。
2.Verilog作為一種HDL語言,對系統(tǒng)行為的建模方式是分層次的
比較重要的層次有系統(tǒng)級、算法級、寄存器傳輸級、邏輯級、門級、電路開關級。
3.實際工作中,除了描述仿真測試激勵時使用for循環(huán)語句外,極少在RTL級編碼中使用for循環(huán)
這是因為for循環(huán)會被綜合器展開為所有變量情況的執(zhí)行語句,每個變量獨立占用寄存器資源,不能有效的復用硬件邏輯資源,造成巨大的浪費。一般常用case語句代替。
4. if…else…和case在嵌套描述時是有很大區(qū)別的
if…else…是有優(yōu)先級的,一般來說,第一個if的優(yōu)先級最高,最后一個else的優(yōu)先級最低。而case語句是平行語句,它是沒有優(yōu)先級的,而建立優(yōu)先級結(jié)構(gòu)需要耗費大量的邏輯資源,所以能用case的地方就不要用if…else…語句。
補充:1.也可以用if…; if…; if…;描述不帶優(yōu)先級的“平行”語句。
5.FPGA一般觸發(fā)器資源比較豐富,而CPLD組合邏輯資源更豐富
6.FPGA和CPLD的組成
FPGA基本有可編程I/O單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等6部分組成。
CPLD的結(jié)構(gòu)相對比較簡單,主要由可編程I/O單元、基本邏輯單元、布線池和其他輔助功能模塊組成。
7.Block RAM
3種塊RAM結(jié)構(gòu),M512 RAM(512bit)、M4K RAM(4Kbit)、M-RAM(64Kbit)。
M512 RAM:適合做一些小的Buffer、FIFO、DPRAM、SPRAM、ROM等;
M4K RAM: 適用于一般的需求;
M-RAM: 適合做大塊數(shù)據(jù)的緩沖區(qū)。
Xlinx 和 LatTIce FPGA的LUT可以靈活配置成小的RAM、ROM、FIFO等存儲結(jié)構(gòu),這種技術(shù)被稱為分布式RAM。
補充:但是在一般的設計中,不提倡用FPGA/CPLD的片內(nèi)資源配置成大量的存儲器,這是處于成本的考慮。所以盡量采用外接存儲器。
8.善用芯片內(nèi)部的PLL或DLL資源完成時鐘的分頻、倍頻率、移相等操作
不僅簡化了設計,并且能有效地提高系統(tǒng)的精度和工作穩(wěn)定性。
9.異步電路和同步時序電路的區(qū)別
異步電路:
電路核心邏輯有用組合電路實現(xiàn);
異步時序電路的最大缺點是容易產(chǎn)生毛刺;
不利于器件移植;
不利于靜態(tài)時序分析(STA)、驗證設計時序性能。
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