CMOS器件功效的方法資料下載

??三十多年來，本體硅（bulk silicon）MSOFET工藝一直是晶體管器件所采用的主要CMOS工藝。我們非常熱衷于從縮小晶體管來提高密度和性能。在相同的成本上具有更快的速度、更大的內(nèi)存，是一件多么美妙的事情！越來越多的在工藝上的進步目前已能使完好的特征尺寸升級到90nm技術(shù)節(jié)點。然而，在深層納米尺寸滿足對漏電和性能的需要卻迅速地把傳統(tǒng)的晶體管逼入困境。 ??要使性能得到繼續(xù)的升級，人們正在采用新型材料和結(jié)構(gòu)來改善傳統(tǒng)的CMOS工藝。在超過32nm及以上的技術(shù)上，面對著功率性能前所未有的挑戰(zhàn)，晶體管可能通過一系列的跳躍式創(chuàng)新得到發(fā)展嗎？盡管答案仍在探索之中，從金屬/高K柵堆疊、新型應變硅到多柵器件等等新型材料和器件結(jié)構(gòu)競相發(fā)起這場革命。 ??當晶體管忙于開關時，微小的晶體管會消耗能量，因此依靠封裝更多的晶體管來提高密度并不湊效。不同工藝的能耗可通過動態(tài)功率來測得： ??動態(tài)功率=CVdd2F ??C=器件電容 ??Vdd=電源電壓 ??F=開關頻率 ??此外，作為一種并不完全的開關，即使當它們關閉時也會漏電，這一點對待機功耗起到作用。 ??待機功耗=I漏電xVdd ??I漏電=漏電電流 ??當你把10億只晶體管集成到一個100mm2面積的裸片上時，功耗就會迅速增加，且情況正變得更糟。對功耗進行管理是當前從系統(tǒng)、設計到工藝的所有人員的壓倒一切的活動。降低功耗并不難，難在你要跟性能進行平衡。 ? ??短溝道靜電學 ? ??由于工藝和材料的限制，在我們急于壓縮門柵和溝道尺寸之時，源/漏結(jié)點和門柵電介質(zhì)的升級卻不沒能跟上不能步伐。這導致短溝道靜電更加不足，當器件關閉時，門柵對源-漏的漏電影響更弱（也就是亞門限模式）。隨著在門柵與超出正常界線的源/漏之間的溝道電荷分配的增加（如圖1），會導致亞門限漏電增加，這點可從門限電壓出乎我們意料的降低中反映出來（圖2）。 ? ??圖1：器件電荷分配的影響有以下三種情況：（a）統(tǒng)一的溝道滲雜；（b）超淺結(jié)；（c）高的容器植入摻雜。 ??圖2：以門柵極長度（Lg）為函數(shù)的器件閥值電壓（VT）及源/漏漏電的曲線。對于更小的Lg，短溝道效應的開始造成VT減少。這一點同時伴隨著源？漏漏電的指數(shù)增長。 ? ??要緩減這一狀況，我們可使源和漏結(jié)點（xj）更淺且更陡（圖1b），或者通過增加結(jié)點周圍的溝道摻雜，來屏蔽靜電對源/漏的影響（降低耗盡寬度）（1c）。由于低阻抗超淺結(jié)點特別具有挑戰(zhàn)性，我們在進行伸縮時，大量的增加溝道摻雜來抑制漏電。增加摻雜會帶來兩種不良的副作用，會導致開關電流（Ion/Ioff）比急劇降低，該比值對于好的開關應被最大化。通過實現(xiàn)低亞門限擺幅（S），靜電的開關比可（圖3）以最大化。一個簡單的一維MOS電容器的S描述忽略了由［1］給出的源/漏的電荷分配的影響： ??S = 1/（亞門限斜率） = 2.3 kT/q （1 + Cdm/Cox） ~ 2.3 kTq （1 + 3Tox/Wdm） ??T = 溫度 ??Cdm = 損耗電容 ??Cox =門柵電容 ??Tox =門柵電介質(zhì)厚度。 ??Wdm = 溝道損耗寬度 ??取決于柵極與溝道之間的電容耦合（Cdm/Cox），S測量門柵在關閉與打開溝道之間擺動的良好程度。增加溝道摻雜，而不使門柵電介質(zhì)厚度（Tox）相應地減少，會導致S的增加。對于短溝道MOSFET，S也可通過門柵與短溝道之間的電荷分配得到增加，這也會受到終接電壓的影響。顯然，在維持良好短溝道控制時，如果缺乏溝道摻雜（Cdm~0），S值就最?。ɡ纾钚』脑?漏門柵電荷分配）。如果不能完全自由地伸縮門柵電介質(zhì)厚度及結(jié)點深度，由于短溝道控制在那時變得極度依賴于越來越多的溝道摻雜，從而使S最小化對于體MOSFET而言就是一個令人畏懼的事情。 ? ??圖3：具有匹配的電流，但具有不同的亞門限斜率的兩個器件之間的亞門限行為。 ? ??摻雜的另一個高代價是損傷傳輸速度。具有高溝道摻雜的器件被迫在更高門柵電場進行工作。這增加了具有門柵電介質(zhì)界面溝道載流子的散射，導致載流遷移率（圖4）和折衷的驅(qū)動性能的大幅下降。 ? ??圖4：對于不同溝道摻雜水平（NA）和溫度［2］， MOSFET的電子遷移率是有效電場的函數(shù)。 ? ??超薄體器件 ? ??絕緣上硅（SOI）的異質(zhì)結(jié)構(gòu)為建造具有超薄硅體（硅厚度Tsi《10nm）（圖5）的器件創(chuàng)造了機會。通過由硅電介質(zhì)界面建立的天然靜電屏障，超薄SOI提供一種控制短溝道效應的可選手段。由于受到超薄硅溝道的限制，源/漏結(jié)點深度現(xiàn)在就自然的變淺了。 ? ??圖5所示為一個具有金屬門柵和高K門柵電介質(zhì)的40nm-Lg全耗盡超薄（UT）SOI器件的透射電子顯微鏡（TEM）圖像。 ? ??與體晶體管不同，超薄SOI通過它們的體結(jié)構(gòu)來改進短溝道靜電效應，這一結(jié)構(gòu)減少了它們對溝道摻雜的依賴（圖6）。要采用溝道摻雜工藝來控制最小體晶體管中的漏電，防止其增長到不可控制的水平，這可通過采用薄Si來計算。由于損耗電容Cdm保持為最小值，通過減少S，可使得開/關電流的比率最大化 。