ADS52J65 8通道16位125MSPS 70mW/通道ADC數(shù)據(jù)表

ADS52J65 8 通道 16 位模數(shù)轉(zhuǎn)換器 (ADC) 采用 CMOS 工藝和創(chuàng)新型電路技術(shù)。該器件的工作功耗很 低，使用 2Vpp 滿量程輸入，并提供極高的信噪比 (SNR) 性能。該器件在 5MHz 時(shí)提供 80dBFS 的空閑 SNR 和 78dBFS 的滿量程 SNR。250MHz 的高輸入 帶寬使得該器件適合于廣泛的 應(yīng)用，例如高頻醫(yī)療超 聲、磁共振成像和多通道數(shù)據(jù)采集。該 ADC 集成了一 個(gè)經(jīng)過(guò)修整來(lái)匹配不同器件的內(nèi)部基準(zhǔn)。 ADS52J65 具有先進(jìn)的數(shù)字 特性，包括帶有分?jǐn)?shù)抽取 濾波器的數(shù)字 I/Q 解調(diào)器。該器件使用 8B 轉(zhuǎn) 10B 格 式對(duì)來(lái)自各個(gè)通道的 ADC 數(shù)據(jù)進(jìn)行編碼，使用電流模 式邏輯 (CML) 輸出緩沖器將這些數(shù)據(jù)作為串行器/解串 器數(shù)據(jù)流發(fā)送，并遵循 JESD204B 標(biāo)準(zhǔn)。來(lái)自所有八 個(gè)通道的 ADC 數(shù)據(jù)可通過(guò)單個(gè) CML 緩沖器（單信道 串行器/解串器）輸出，數(shù)據(jù)速率限制為最高 12.8Gbps。使用串行器/解串器輸出可減少接口線的數(shù) 量。這樣，與低功耗設(shè)計(jì)一起，可將八個(gè)通道封裝在一 個(gè) 9mm × 9mm 的 VQFN 封裝內(nèi)，從而實(shí)現(xiàn)高密度系 統(tǒng)集成。ADS52J65 還支持通過(guò)四個(gè) CML 緩沖器（四 信道串行器/解串器）發(fā)送所有 ADC 數(shù)據(jù)的模式，因此 可使低成本 FPGA 的每通道串行器/解串器數(shù)據(jù)速率降 低。