高速PCB的信號和電源完整性問題研究

隨著高集成度芯片技術(shù)與高速電路的飛快發(fā)展，導(dǎo)致電路中的信號完整性問 題日益突出，這些問題給系統(tǒng)硬件設(shè)計帶來了更大的挑戰(zhàn)。與此同時，電子系統(tǒng) 也向低電壓、大電流、高速度、高集成度、高功耗的趨勢發(fā)展，因此電源完整性 的分析設(shè)計對新產(chǎn)品的成敗也起著至關(guān)重要的作用。本文主要對高速電路設(shè)計中 的信號完整性和電源完整性問題作了理論研究與實際的仿真分析。 論文首先對反射和串擾的產(chǎn)生機理進行了詳盡的闡述。其次運用 ADS 仿真軟 件對信號的反射及端接方法進行了詳細的仿真分析。與此同時，對可能影響串擾 的因素運用 HyperLynx 進行仿真分析，概括出了減小或消除串擾的有效措施。最 后結(jié)合實際高速電路，運用 Cadence 公司 EDA 軟件的 Specctraquest 對設(shè)計中關(guān) 鍵網(wǎng)絡(luò)的反射、串擾等問題進行了深入研究，并作了相應(yīng)的仿真設(shè)計。 在電源完整性方面，對電源分配網(wǎng)絡(luò)（Power Distribution Network，PDN）組 成及目標阻抗等做了詳盡的闡述。此外，對低阻抗 PDN 去耦網(wǎng)絡(luò)，提出了基于目 標阻抗和及時功率傳輸?shù)膬煞N設(shè)計方法。然后運用目標阻抗和及時功率傳輸法設(shè) 計了一個寬頻帶低阻抗的 PDN 去耦網(wǎng)絡(luò)。 通過以上的仿真分析，論文得出了解決高速電路設(shè)計中的信號完整性和電源 完整性的設(shè)計規(guī)則和方法，對實際的高速電路設(shè)計具有一定的指導(dǎo)意義。