去耦電容是電路中裝設(shè)在元件的電源端的電容，此電容可以提供較穩(wěn)定的電源，同時(shí)也可以降低元件耦合到電源端的噪聲，間接可以減少其他元件受此元件噪聲的影響。
在電子電路中，去耦電容和旁路電容都是起到抗干擾的作用，電容所處的位置不同，稱呼就不一樣了。對(duì)于同一個(gè)電路來(lái)說(shuō)，旁路（bypass）電容是把輸入信號(hào)中的高頻噪聲作為濾除對(duì)象，把前級(jí)攜帶的高頻雜波濾除，而去耦（decoupling）電容也稱退耦電容，是把輸出信號(hào)的干擾作為濾除對(duì)象。去耦電容用在放大電路中不需要交流的地方，用來(lái)消除自激，使放大器穩(wěn)定工作。
去耦電容
去耦電容主要是去除高頻如RF信號(hào)的干擾，干擾的進(jìn)入方式是通過(guò)電磁輻射。而實(shí)際上，芯片附近的電容還有蓄能的作用，這是第二位的。你可以把總電源看作密云水庫(kù)，我們大樓內(nèi)的家家戶戶都需要供水，這時(shí)候，水不是直接來(lái)自于水庫(kù)，那樣距離太遠(yuǎn)了，等水過(guò)來(lái)，我們已經(jīng)渴的不行了。
實(shí)際水是來(lái)自于大樓頂上的水塔，水塔其實(shí)是一個(gè)緩沖器的作用。如果微觀來(lái)看，高頻器件在工作的時(shí)候，其電流是不連續(xù)的，而且頻率很高，而器件VCC到總電源有一段距離，即便距離不長(zhǎng)，在頻率很高的情況下，阻抗Z=i*wL+R，線路的電感影響也會(huì)非常大，會(huì)導(dǎo)致器件在需要電流的時(shí)候，不能被及時(shí)供給。而去耦電容可以彌補(bǔ)此不足。
這也是為什么很多電路板在高頻器件VCC管腳處放置小電容的原因之一（在vcc引腳上通常并聯(lián)一個(gè)去耦電容，這樣交流分量就從這個(gè)電容接地。）
去耦電容的容值計(jì)算和布局布線
有源器件在開關(guān)時(shí)產(chǎn)生的高頻開關(guān)噪聲將沿著電源線傳播。去耦電容的主要功能就是提供一個(gè)局部的直流電源給有源器件，以減少開關(guān)噪聲在板上的傳播，和將噪聲引導(dǎo)到地。 去耦電容的容值計(jì)算
去耦的初衷是：不論IC對(duì)電流波動(dòng)的規(guī)定和要求如何都要使電壓限值維持在規(guī)定的允許誤差范圍之內(nèi)。 使用表達(dá)式：
C·⊿U=I·⊿t
由此可計(jì)算出一個(gè)IC所要求的去耦電容的電容量C。 ⊿U是實(shí)際電源總線電壓所允許的降低，單位為V。 I是以A（安培）為單位的最大要求電流； ⊿t是這個(gè)要求所維持的時(shí)間。
xilinx公司推薦的去耦電容容值計(jì)算方法： 推薦使用遠(yuǎn)大于1/m乘以等效開路電容的電容值。
此處m是在IC的電源插針上所允許的電源總線電壓變化的最大百分?jǐn)?shù)，一般IC的數(shù)據(jù)手冊(cè)都會(huì)給出具體的參數(shù)值。 等效開路電容定義為：
C=P/（f·U^2） 式中：
P——IC所耗散的總瓦數(shù)； U——IC的最大DC供電電壓； f——IC的時(shí)鐘頻率。
一旦決定了等效開關(guān)電容，再用遠(yuǎn)大于1/m的值與它相乘來(lái)找出IC所要求的總?cè)ヱ铍娙葜?。然后還要把結(jié)果再與連接到相同電源總線電源插針的總數(shù)相除，最后求得安裝在每個(gè)連接到電源總線的所有電源插針附近的電容值。 去耦電容選擇不同容值組合的原因：
在去耦電容的設(shè)計(jì)上，通常采用幾個(gè)不同容值（通常相差二到三個(gè)數(shù)量級(jí)，如0.1uF與10uF），基本的出發(fā)點(diǎn)是分散串聯(lián)諧振以獲得一個(gè)較寬頻率范圍內(nèi)的較低阻抗。
電容諧振頻率的解釋：
由于焊盤和引腳的原因，每個(gè)電容都存在等效串聯(lián)電感（ESL），因此自身會(huì)形成一個(gè)串聯(lián)諧振電路，LC串聯(lián)諧振電路存在一個(gè)諧振頻率，隨著電力的頻 率不同，電容的特性也隨之變化，在工作頻率低于諧振頻率時(shí)，電容總體呈容性，在工作頻率高于諧振頻率時(shí)，電容總體呈感性，此時(shí)去耦電容就失去了去耦的效 果，如下圖所示。因此，要提高串聯(lián)諧振頻率，就要盡可能降低電容的等效串聯(lián)電感。
電容的容值選擇一般取決于電容的諧振頻率。
不同封裝的電容有不同的諧振頻率，下表列出了不同容值不同封裝的電容的諧振頻率：
需要注意的是數(shù)字電路的去耦，低的ESR值比諧振頻率更為重要，因?yàn)榈偷腅SR值可以提供更低阻抗的到地通路，這樣當(dāng)超過(guò)諧振頻率的電容呈現(xiàn)感性時(shí)仍能提供足夠的去耦能力。 降低去耦電容ESL的方法
去耦電容的ESL是由于內(nèi)部流動(dòng)的電流引起的，使用多個(gè)去耦電容并聯(lián)的方式可以降低電容的ESL影響，而且將兩個(gè)去耦電容以相反走向放置在一起，從 而使它們的內(nèi)部電流引起的磁通量相互抵消，能進(jìn)一步降低ESL。（此方法適用于任何數(shù)目的去耦電容，注意不要侵犯DELL公司的專利）
IC去耦電容的數(shù)目選擇
在設(shè)計(jì)原理圖的時(shí)候，經(jīng)常遇到的問(wèn)題是為芯片的電源引腳設(shè)計(jì)去耦電容，上面已經(jīng)介紹了去耦電容的容值選擇，但是數(shù)目選擇怎么確定呢？理論上是每個(gè)電源引腳最好分配一個(gè)去耦電容，但是在實(shí)際情況中，卻經(jīng)?？吹饺ヱ铍娙莸臄?shù)目要少于電源引腳數(shù)目的情況，如freescale提供的iMX233的PDK原 理圖中，內(nèi)存SDRAM有15個(gè)電源引腳，但是去耦電容的數(shù)目是10個(gè)。 去耦電容數(shù)目選擇依據(jù)：
在布局空間允許的情況下，最好做到一個(gè)電源引腳分配一個(gè)去耦電容，但是在空間不足的時(shí)候，可以適當(dāng)削減電容的數(shù)目，具體情況應(yīng)該根據(jù)芯片上電源引腳的具體分布決定，因?yàn)閺S家在設(shè)計(jì)IC的時(shí)候，經(jīng)常是幾個(gè)電源引腳在一起，這樣可以共用去耦電容，減少去耦電容的數(shù)目。
電容的安裝方法
電容的擺放
對(duì)于電容的安裝，首先要提到的就是安裝距離。容值最小的電容，有最高的諧振頻率，去耦半徑最小，因此放在最靠近芯片的位置。容值稍大些的可以距離稍 遠(yuǎn)，最外層放置容值最大的。但是，所有對(duì)該芯片去耦的電容都盡量靠近芯片。另外的一個(gè)原因是：如果去耦電容離IC電源引腳較遠(yuǎn)，則布線阻抗將減小去耦電容 的效力。
還有一點(diǎn)要注意，在放置時(shí)，最好均勻分布在芯片的四周，對(duì)每一個(gè)容值等級(jí)都要這樣。通常芯片在設(shè)計(jì)的時(shí)候就考慮到了電源和地引腳的排列位置，一般都是均勻分布在芯片的四個(gè)邊上的。因此，電壓擾動(dòng)在芯片的四周都存在，去耦也必須對(duì)整個(gè)芯片所在區(qū)域均勻去耦。
電容的安裝
在安裝電容時(shí)，要從焊盤拉出一小段引出線，然后通過(guò)過(guò)孔和電源平面連接，接地端也是同樣。放置過(guò)孔的基本原則就是讓這一環(huán)路面積最小，進(jìn)而使總的寄生電感最小。圖16顯示了幾種過(guò)孔放置方法。
第一種方法從焊盤引出很長(zhǎng)的引出線然后連接過(guò)孔，這會(huì)引入很大的寄生電感，一定要避免這樣做，這時(shí)最糟糕的安裝方式。
第二種方法在焊盤的兩個(gè)端點(diǎn)緊鄰焊盤打孔，比第一種方法路面積小得多，寄生電感也較小，可以接受。
第三種在焊盤側(cè)面打孔，進(jìn)一步減小了回路面積，寄生電感比第二種更小，是比較好的方法。 第四種在焊盤兩側(cè)都打孔，和第三種方法相比，相當(dāng)于電容每一端都是通過(guò)過(guò)孔的并聯(lián)接入電源平面和地平面，比第三種寄生電感更小，只要空間允許，盡量用這種方法。
最后一種方法在焊盤上直接打孔，寄生電感最小，但是焊接是可能會(huì)出現(xiàn)問(wèn)題，是否使用要看加工能力和方式。
推薦使用第三種和第四種方法。
需要強(qiáng)調(diào)一點(diǎn)：有些工程師為了節(jié)省空間，有時(shí)讓多個(gè)電容使用公共過(guò)孔。任何情況下都不要這樣做。最好想辦法優(yōu)化電容組合的設(shè)計(jì)，減少電容數(shù)量。
由于印制線越寬，電感越小，從焊盤到過(guò)孔的引出線盡量加寬，如果可能，盡量和焊盤寬度相同。這樣即使是0402封裝的電容，你也可以使用20mil寬的引出線。引出線和過(guò)孔安裝如圖17所示，注意圖中的各種尺寸。
對(duì)于大尺寸的電容，比如板級(jí)濾波所用的鉭電容，推薦用圖18中的安裝方法。注意：小尺寸電容禁止在兩個(gè)焊盤間打孔，因?yàn)槿菀滓鸲搪贰?/p>
電容的去耦半徑
電容去耦的一個(gè)重要問(wèn)題是電容的去耦半徑。大多數(shù)資料中都會(huì)提到電容擺放要盡量靠近芯片，多數(shù)資料都是從減小回路電感的角度來(lái)談這個(gè)擺放距離問(wèn)題。 確實(shí)，減小電感是一個(gè)重要原因，但是還有一個(gè)重要的原因大多數(shù)資料都沒(méi)有提及，那就是電容去耦半徑問(wèn)題。如果電容擺放離芯片過(guò)遠(yuǎn)，超出了它的去耦半徑，電 容將失去它的去耦的作用。
理解去耦半徑最好的辦法就是考察噪聲源和電容補(bǔ)償電流之間的相位關(guān)系。當(dāng)芯片對(duì)電流的需求發(fā)生變化時(shí)，會(huì)在電源平面的一個(gè)很小的局部區(qū)域內(nèi)產(chǎn)生電壓 擾動(dòng)，電容要補(bǔ)償這一電流（或電壓），就必須先感知到這個(gè)電壓擾動(dòng)。信號(hào)在介質(zhì)中傳播需要一定的時(shí)間，因此從發(fā)生局部電壓擾動(dòng)到電容感知到這一擾動(dòng)之間有 一個(gè)時(shí)間延遲。同樣，電容的補(bǔ)償電流到達(dá)擾動(dòng)區(qū)也需要一個(gè)延遲。因此必然造成噪聲源和電容補(bǔ)償電流之間的相位上的不一致。
特定的電容，對(duì)與它自諧振頻率相同的噪聲補(bǔ)償效果最好，我們以這個(gè)頻率來(lái)衡量這種相位關(guān)系。設(shè)自諧振頻率為f，對(duì)應(yīng)波長(zhǎng)為λ，補(bǔ)償電流表達(dá)式可寫為：
其中，A是電流幅度，R為需要補(bǔ)償?shù)膮^(qū)域到電容的距離，C為信號(hào)傳播速度。
當(dāng)擾動(dòng)區(qū)到電容的距離達(dá)到λ/4時(shí)，補(bǔ)償電流的相位為π，和噪聲源相位剛好差180度，即完全反相。此時(shí)補(bǔ)償電流不再起作用，去耦作用失效，補(bǔ)償?shù)?能量無(wú)法及時(shí)送達(dá)。為了能有效傳遞補(bǔ)償能量，應(yīng)使噪聲源和補(bǔ)償電流的相位差盡可能的小，最好是同相位的。距離越近，相位差越小，補(bǔ)償能量傳遞越多，如果距 離為0，則補(bǔ)償能量百分之百傳遞到擾動(dòng)區(qū)。這就要求噪聲源距離電容盡可能的近，要遠(yuǎn)小于λ/4。實(shí)際應(yīng)用中，這一距離最好控制在λ/40-λ/50之間， 這是一個(gè)經(jīng)驗(yàn)數(shù)據(jù)。
例如：0.001uF陶瓷電容，如果安裝到電路板上后總的寄生電感為1.6nH，那么其安裝后的諧振頻率為125.8MHz，諧振周期為 7.95ps。假設(shè)信號(hào)在電路板上的傳播速度為166ps/inch，則波長(zhǎng)為47.9英寸。電容去耦半徑為47.9/50=0.958英寸，大約等于 2.4厘米。
本例中的電容只能對(duì)它周圍2.4厘米范圍內(nèi)的電源噪聲進(jìn)行補(bǔ)償，即它的去耦半徑2.4厘米。不同的電容，諧振頻率不同，去耦半徑也不同。對(duì)于大電 容，因?yàn)槠渲C振頻率很低，對(duì)應(yīng)的波長(zhǎng)非常長(zhǎng)，因而去耦半徑很大，這也是為什么我們不太關(guān)注大電容在電路板上放置位置的原因。對(duì)于小電容，因去耦半徑很小， 應(yīng)盡可能的靠近需要去耦的芯片，這正是大多數(shù)資料上都會(huì)反復(fù)強(qiáng)調(diào)的，小電容要盡可能近的靠近芯片放置。
綜上所述，在選擇去耦電容時(shí)，需要考慮的因素有電容的ESR、ESL值，諧振頻率，布局時(shí)要注意根據(jù)IC電源引腳的數(shù)目和周圍布局空間決定去耦電容數(shù)目，根據(jù)去耦半徑?jīng)Q定具體的布局位置。