3DIC未來將大勢所趨，搶占IC業(yè)界“龍頭”
3D CPU是基礎芯片，比目前的2D CPU 運行速度快千萬倍，還可發(fā)展出3D 生物芯片、3D 云端端伺服器等應用芯片。3D 生物芯片及3D 云端伺服器需要平行處理巨量資訊，需要3D-CPU 來處理，3D-CPU就是很好的平行處理器。
目前2.5D-IC 封裝技術廣泛用來生產(chǎn)手機與平板電腦等，3D IC 仍處于early stage，初期價格偏高，為2.5D-IC 價格的3～5倍，只能先應用于工業(yè)與醫(yī)療領域。云端伺服器與醫(yī)療生醫(yī)儀器等工業(yè)電子儀器，價格比手機與平板個人電腦貴很多，這些高價的電子儀器都需要平行處理大量資訊，非用3D-CPU 不可。
若資金到位，約一年半至兩年即可完成開發(fā)，并大量導入市場。鄭秋雄說，只要3D-CPU 開發(fā)成功，進入市場并不難，因為很多高檔的電子儀器都需要3D-CPU。該公司的目標是成為中國3D IC 市場的龍頭產(chǎn)業(yè)。
那么如何將3DIC和傳感器聯(lián)系起來呢？
系統(tǒng)工程師在開發(fā)復雜的電子產(chǎn)品，例如傳感器和傳感器接口應用時，他們所面臨的重大挑戰(zhàn)為更小的外形尺寸、杰出的功能、更佳的效能及更低的物料列表成本（BoM）。設計者可以采用具有較高整合密度的較小制程節(jié)點來縮減晶方尺寸，同時也能使用先進的封裝技術來實現(xiàn)系統(tǒng)小型化。
3DIC成為縮小傳感器IC新解方
對于更高系統(tǒng)整合度的需求持續(xù)增加，這不只促使傳統(tǒng)的組裝服務供貨商，也推動半導體公司開發(fā)更創(chuàng)新和更先進的封裝技術。 最具前景且最具挑戰(zhàn)性的技術之一就是采用硅通孔（TSV）的三維積體（3DIC）。 3DIC技術現(xiàn)在已被廣泛用于數(shù)字IC（例如，內存IC、影像傳感器和其他組件的堆棧）中，其設計和制造方法已經(jīng)在數(shù)字世界中獲得成功證明。 接下來，設計者要如何將3DIC技術成功導入以模擬和混合訊號為主的的傳感器IC中？
在今日，走在前面的模擬和混合訊號IC開發(fā)商已開始意識到采用模擬3DIC設計的確能帶來實質好處。 智能傳感器和傳感器接口產(chǎn)品鎖定工業(yè)4．0、智能城市或物聯(lián)網(wǎng)（IoT）中的各種應用。 在各種芯片堆棧技術中，TSV和背面重新布局層（BRDL）可用來替代傳統(tǒng)金線接合，此技術的用處極大。
3D積體技術，特別是來自領導晶圓代工業(yè)者的特殊模擬TSV技術，在結合正面或背面重新布局層（RDL）后，由于互連更短且能實現(xiàn)更高的整合度，因此能以更小的占板面積提供更多功能。 特別是小尺寸的TSV封裝技術（總高度在0．32mm范圍內）能解決智能手表或智能眼鏡等穿戴式裝置的的小尺寸需求。
在不同的芯片或技術組合中，TSV技術還能提供更高水平的靈活度，例如采用45奈米制程的數(shù)字芯片中的芯片至芯片堆棧，以及在模擬晶圓（例如180nm）中，微機電（MEMS）組件或光傳感器和光電二極管數(shù)組的堆棧，這只是其中的幾個例子。
模擬3DIC技術通常是透過建造芯片正面到IC背面的電氣連接來實現(xiàn)傳感器應用。 在許多傳感器應用，例如光學、化學、氣體或壓力傳感器中，感測區(qū)域是位在CMOS側（晶圓的頂端）。 芯片和導線架之間最常用的連接是打線接合（Wire bonding）（圖1）。 無論是使用塑料封裝，或是將裸片直接接合在印刷電路（PCB）或軟性電路板上，對于某些會將感測區(qū)域暴露出來的應用而言，打線接合并非理想的解決方案。 采用專業(yè)晶圓代工業(yè)者的專有TSV技術，可以利用TSV、背面RDL和芯片級封裝（WLCSP）（圖2）來替代打線。
類似于半導體技術，新的制程技術是透過使用更小的幾何形狀和設計規(guī)則（摩爾定律）提供更高的效能和更高的積體密度，下一世代的TSV技術將優(yōu)于當前可用的3DIC技術。 一些專業(yè)晶圓代工業(yè)者正在開發(fā)下一世代TSV技術，其直徑（約40μm）將大幅縮小，因此能提供更小的間距和更高的密度，同時提供相同或甚至更好的模擬效能。 這種下一代TSV技術是新3D應用的基礎，晶圓代工業(yè)者正在開發(fā)提供全新服務，像是所謂的「第三方晶圓上的接墊置換（Pad Replacement on 3rd Party Wafer）」或「主動3D中介層（Active 3D Interposer）」等。
另外，直徑和間距更為縮減的下一世代TSV技術，將能夠透過結合背面RDL和晶圓級芯片尺寸封裝（WLCSP的）TSV，也就是所謂的3D－WLCSP來替換任何已經(jīng)處理和完成的晶圓的接墊（Pad）。 即使在制造過程完成后，客戶也能夠靈活地決定產(chǎn)品是否應在正面進行打線接合，或者在背面使用WLCSP技術進行凸塊封裝。 這種新技術概念允許在任何芯片，甚至是在第三方芯片上處理TSV，做為后處理步驟之一（后鉆孔概念）。 在TSV開發(fā)方式中，其直徑和最小間距能極佳地匹配第三方芯片所采用制程的接墊需求（圖3）。
硅中介層為3DIC創(chuàng)新技術
3DIC技術的另一個變化和極為創(chuàng)新的發(fā)展，是硅中介層架構（Silicon interposer architecture）。 所謂的被動3D硅中介層是用來產(chǎn)生一個從芯片的頂端到底部的簡單電氣連接。 所謂的主動3D硅中介層能支持實現(xiàn)完整CMOS設計所需制程技術的所有被動和主動組件。
晶圓代工領導廠商提供3D中介層技術，這些技術通常是基于0．18μm模擬專業(yè)制程，具有各種制程模塊，例如金屬絕緣層金屬電容（MIM cap）、高阻值多晶硅電阻（Poly resistor）、最多六個金屬層、厚頂金屬電感（Thick top metal）等，還有更多。 主動中介層具有正面和背面接墊，前側接墊可用于組裝／堆棧任何種類的晶方，例如傳感器或MEMS組件，背面接墊則主要用于電路板層級的整合（圖4）。 提供各種尺寸閘球和間距的WLCSP技術是由晶圓廠提供的額外服務。 另一個選擇是，背面的接墊可以用于將更遠的芯片附著于底部。
設計套件整合加速開發(fā)時程
領先的模擬晶圓代工業(yè)者確實為IC開發(fā)提供了設計環(huán)境。 理想而言，一些極少的產(chǎn)業(yè)基準制程開發(fā)工具包（PDK）確實能提供創(chuàng)建復雜的混合訊號設計所需的全部建構區(qū)塊，而這些設計是基于專業(yè)晶圓代工業(yè)者的先進晶圓制程技術，并且適用于所有主要的先進CAD環(huán)境。
透過些微的修改，已經(jīng)建立了3D積體參考設計流程，這讓設計者得以對3D積體IC系統(tǒng)進行全部功能和物理的驗證。 PDK有助于針對裸片尺寸、效能、良率和更短的上市時間實現(xiàn)更有效的設計，并為產(chǎn)品開發(fā)人員提供一個「首次就正確」設計的可靠途徑。
改善尺寸／降低物料成本 3DIC技術發(fā)展?jié)摿?/h2>
3DIC技術廣泛用于內存IC、影像傳感器及其他組件的堆棧，并且已經(jīng)在數(shù)字世界成功獲得證明。 在模擬和混合訊號主導的應用中，為客戶提供先進的3DIC技術，這是晶圓代工業(yè)者所面臨的主要挑戰(zhàn)。
藉由縮小TSV直徑、減少TSV間距，并與晶圓級芯片尺寸技術結合，3D系統(tǒng)架構得以能夠取代傳統(tǒng)2D系統(tǒng)級封裝解決方案。 3DIC概念，例如接墊替代技術或主動中介層將大幅改善系統(tǒng)的外形尺寸、提高效能，并有助降低物料列表成本，這是物聯(lián)網(wǎng)領域中所有行動設備、穿戴式裝置或智能傳感器裝置的關鍵所在。