電路設計方法 - 功率管理優(yōu)化功率的實現

　　一旦你選擇了某種技術后，你就能專注于設計方法，用它們來優(yōu)化功率。開始是數字電路中的基本構件：邏輯門。邏輯門一般是標準單元庫的零件。標準單元庫中的每個門都使用最小的晶體管。每類門都有多個具有不同驅動強度的版本，它們采用更寬的晶體管或多個級來獲得更大的驅動電流。由于控制有功功率的主要參數是電源電壓，因此單元設計者一般會謹慎設計邏輯門并賦予它們適當的特征，使它們的工作電壓比電源電壓低30%。該電壓具有性能上的含義。降低電源電壓可產生更小的電流，導致相同電容的充電和放電時間更長。但是，如果設計方案并未觸及特定技術的底線，那么這種減速是可接受的。

　　提高閾值電壓就能降低器件中的泄漏電流。你可以用包括標準、高、低閾值電壓器件在內的多閾值電壓器件來設計邏輯門，由此控制泄漏功率。目前，用多電壓閾值器件來設計標準單元庫是常見做法。對于你用標準、高和低閾值電壓器件實現的與非門，在泄漏和性能之間存在折中（圖3）。

　　圖3，泄漏和功率之間存在折中。

　　下一個因素是溝道長度。單元設計者用最小溝道長度的器件創(chuàng)造標準單元庫中的邏輯門。通過增加溝道長度，你可以降低器件中的泄漏電流，但這么做也會降低晶體管的導通電流并使它減速，標準單元庫提供商最近創(chuàng)造了一些具有多種溝道長度的標準單元。多閾值電壓器件和多種溝道長度共同提供了一個豐富的功率管理標準單元庫。

　　另一種方法是反向偏壓。傳統(tǒng)上，數字技術設計者把MOS晶體管看作是三端子器件，其中的基底連接到源極。結果，反向偏壓始終為0 V。通過把基底作為單獨的端子，并施加反向偏壓，你可以提高閾值電壓并降低泄漏。你可把N溝道器件基底連接到很高的負電壓，并把P溝道器件基底連接到很高的正電壓。你需要很大的電壓來實現閾值的小變化，這是因為反向偏壓與閾值電壓是平方根關系，并且存在體偏壓系數γ。

　　相同方法還適用于存儲器設計。存儲器在其位單元和外圍電路中都可能有高閾值電壓器件，并具有反向偏壓控制來管理關斷狀態(tài)時的泄漏。把不同的閾值電壓器件組合用于位單元和外圍電路，這可提供廣泛的存儲器泄漏控制和多個性能級別。如果降低存儲器的電源電壓，就會使性能明顯下降。

　　功率管理

　　在研究了電路級的功率管理方法后，你可以研究芯片級的方法。第一種是當電路不工作時，用電源開關來關閉它們。在關閉模式中，電路僅消耗泄漏功率，不消耗有功功率。你可把MOSFET用作連接到電源軌和接地軌的開關，來關閉電源（圖4）。在實現關閉時，你必須考慮電路如何蘇醒，并且有時你必須保持設計方案的狀態(tài)。在此情形中，你可使用保持雙穩(wěn)態(tài)多諧振 蕩器來存儲狀態(tài)。

　　圖4，可以用頭開關和腳開關來關斷邏輯電路，以便節(jié)省有功功率。

　　在控制設計方案的哪些零件需要關閉方面，你可以用電源開關來提供多級粒度。你可以在邏輯門級開關電源，為每個門配備連接到電源的頭開關（header switch）和腳開關（footer switch）。或者你可以把頭開關和腳開關與邏輯集群一起使用，或是在塊級與功率島一起使用。你還可以簡單地把功率島連接到不同的電源，設計方案在外部接通或關斷電源，由此在不使用電源開關的情況下使用功率島。

　　多電源設計方案配備具有不同值的功率島（圖5）。該方法使較慢的邏輯塊能以較低電壓運行，由此省電。對于多電源設計方案，你必須在功率島邊界插入電平移位單元。這些單元把邏輯電平轉換成它們連接的功率島的恰當電平。統(tǒng)一功率格式（UPF）語言使芯片設計者能描述帶有電源選通和多個電源的設計方案。它允許定義隔離單元、電平移位器、電源選通開關。共同功率格式（CPF）是一種相似的語言，具有相同目的。這些語言目前在彼此競爭，以便成為定義設計方案功率管理的唯一標準。

　　圖5，在具有多個電源域的芯片中，低性能部分使用功率較低的電源來降低功率。電平移位器恰當地連接了不同域中的邏輯電路。

　　目前的EDA工具有效地支持這些功率管理方法。它們還在實現期間提供額外的省電效果。由于時鐘網絡和它們驅動的雙穩(wěn)態(tài)多諧振蕩器消耗大量電力，因此你可以在不需要它們運行時關斷時鐘（即選通時鐘），由此實現省電。時鐘選通可在雙穩(wěn)態(tài)多諧振蕩器的輸入端不工作的周期內，取消該振蕩器中的時鐘活動（圖6）。

　　圖6，時鐘選通在雙穩(wěn)態(tài)多諧振蕩器的輸入端不工作的周期內取消該振蕩器中的時鐘活動。

　　你還能優(yōu)化時鐘分配網絡中的功率。利用克隆方法，你可以把時鐘樹分解成更小的部分，由此降低時鐘網絡的總電容和功率。物理優(yōu)化過程也考慮了功率。一旦你滿足了時序約束，物理優(yōu)化就會減少非關鍵路徑中的門，來降低功率，并且不影響時序。

　　泄漏優(yōu)化

　　主要的泄漏功率優(yōu)化途徑是使用標準單元庫和多電壓閾值器件。許多工具允許設計者在物理實現期間使用多個庫，并自動從恰當的庫中選擇單元，來優(yōu)化泄漏功率并實現性能目標。但是，應小心使用該特性，這是因為設計方案的面積有時可能會變大。較高閾值電壓的單元很脆弱，在混合閾值電壓設計方案中，80%的單元一般具有高閾值電壓，其余20%具有標準閾值電壓或低閾值電壓。你可以把具有多種溝道長度的庫和多閾值電壓器件相結合，來提供額外靈活性。

　　另一種可能是使用臺積電公司的Power-Trim服務，它改變非關鍵路徑中的晶體管的溝道長度，并且實際上不影響設計布局。該方法向多晶硅掩模施加偏壓，指示掩模制造工藝做出調整，來增加晶體管的有效溝道長度。Power-Trim把這項任務作為制造期間的一個加工后的步驟，優(yōu)點是不影響設計日程表。

　　一旦設計方案實現了它的性能目標，Power-Trim就用Tela公司從Blaze DFM公司收購來的軟件分析設計方案，并給溝道長度可以增加的晶體管加標簽。典型情況下，這些器件位于設計方案的非關鍵路徑中。該工具以預定義的增量來增加溝道長度，它有一個預先分配了特征的標準單元庫。該工具用改造后的門來執(zhí)行時序分析，以便確保沒有影響芯片性能。該方法能額外節(jié)省20%至30%的泄漏功率。由于該方法只改造標準單元庫中的晶體管，因此它只在數字邏輯占主導地位，并且泄漏功率是總功率重要部分的設計方案中有意義。

　　有時被工程師們忽視的功率管理的另一方面是功率完整性。功率完整性同時影響芯片的核心和I/O功率。你必須在核心中小心配電，特別是在多電源設計方案中，并且外部供電是通過焊線封裝來完成時。 在典型的雙穩(wěn)態(tài)多諧振蕩器設計方案中，可供使用的大量凸塊（尤其是在芯片的核心區(qū)）促成了向核心配電，并且IR（電流/電阻）降最小，對信號完整性的影響也最小。但對于焊線封裝，你必須執(zhí)行仔細的分析，來確保你分配了足夠的電力和接地I/O緩沖區(qū)，以便適應核心功率要求。

　　IR降和電遷移（EM）是核心區(qū)中需要關注的其它主要領域。你必須確保核心區(qū)中的最壞情形電源電壓不下降到標稱值的10%以下，這意味著封裝和晶粒的電源總變化不應超過10%。外部電源本身一般有5%的公差，這意味著你一般需要晶 粒的IR降不高于5%。否則，你必須使用公差更小的外部電源，這會明顯增加它的穩(wěn)壓器成本。該要求通常決定了晶粒上的電力和接地I/O緩沖區(qū)數量，以及頂部金屬層（你將在這些層上設計電源網）的厚度和寬度選擇。

　　電遷移通常是指在電場的作用下導電離子運動造成元件或電路失效的現象。分別為發(fā)生在相鄰導體表面的如常見的銀離子遷移和發(fā)生在金屬導體內部的金屬化電子遷移。ir降就是由于i（電流）和r（電阻）所引起的偏差，從微觀出發(fā)，在測試電壓或電流時，會對一些儀器造成測試障礙，導致讀數偏差。

　　最后，你將需要在核心中插入解耦電容，來平滑核心電流的大峰值。另外，當芯片包含多個電源時，一個主要設計考慮就是確保有足夠的解耦電容或相位管理，以便在工作電流的任何突然涌動期間保證接通操作的完整性。