消除抖動? - 模數轉換器時鐘優(yōu)化:測試工程觀點

串擾引起的抖動可以出現在任意兩條相鄰的走線上。如果一條走線承載信號，而附近的平行走線承載變化的電流，則信號走線中會感生電壓。如果該信號是時鐘信號，則時鐘邊沿發(fā)生點的時刻將發(fā)生變化。

EMI輻射引發(fā)敏感信號走線上的抖動。EMI由開關電源、高壓輸電線、RF信號和其他類似的源產生。與串擾類似，EMI通過電磁耦合調整了信號或時鐘的時序。

圖5說明了電磁干擾對SNR的影響。藍色曲線表示AD9446基線SNR vs. 頻率的關系，其中AD9446使用外部時鐘和線性電源。時鐘未以任何方式連接到評估板。紅色曲線給出了將相同的時鐘電路固定或焊接到評估板后出現的性能下降，其中時鐘電路由開關電源供電。綠色曲線給出了，如果對電源噪聲進行濾波，則可以顯著改善轉換器的性能。

圖5. 轉換器性能 vs. 振蕩器電源配置和頻率

由開關電流或者不適當的接地引起的地彈也可能帶來抖動。當許多門電路同時切換時，開關電流會變大。這可能在電源平面和地平面上產生電流尖峰，使時鐘電路的閾值電壓或模擬輸入信號的電平移位。例如：?
考慮PCB走線和接收門電路的輸入端，門電路輸出會具有10 pF的負載。當門電路切換時，10 mA的動態(tài)電流流入或流出每個輸出端。[10 mA得自10 pF×1 V/ns，即CMOS門電路的典型擺率（I=C?dV/dt）。] 因此，如果12個門電路同時切換，則動態(tài)電流可能累積達到120 mA。這將需要電源引腳提供很大的電流尖峰，而其中一個引腳是接地的。由引線電阻引起的瞬時壓降（跳動）將影響所有以該引線作為參考地的電路。

為了減少這些源引起的抖動，應使用良好的布線和適當的電路布局。重要的一點是將模擬電路和數字電路限制在其各自的區(qū)域中。為確保良好的隔離，每個電路層都應遵循該原則。理解回流如何相對于源來流動以及如何避免模擬和數字電路之間的越界或交叉是十分重要的?？偠灾?，必須使敏感的模擬輸入和時鐘走線遠離其他電路和走線，以免受到這些電路和走線的影響。

改善抖動意味著改善擺率?
前面已討論了抖動的基礎知識及其可能帶來的影響，現在的問題是：如何改進系統(tǒng)時鐘或時鐘電路以減少抖動？

回顧之前的討論，當抖動出現在轉換過程或者時鐘的閾值周期中時，抖動或噪聲僅能破壞ADC的時序，如圖6中所示。通過增加擺率使該邊沿（并且因此使閾值周期）更快，將會使閾值周期中可能出現噪聲的時間量變小，并使引入系統(tǒng)中的rms（均方根）抖動量變小。

圖6. 差分時鐘的閾值/轉換區(qū)域的放大示圖

應當注意，擺率的增加不會影響原始信號質量，僅會影響通過閾值區(qū)域的轉換時間。為了證實這一點，參考圖2b。應當注意，信號擺動越快，在轉換區(qū)域中花費的時間就越少。圖7說明了抖動和擺率之間成反比。與前面的示例結合考慮，對于12 bit ADC，輸入信號為70 MHz時抖動最少為100 fs rms，對應擺率為1V/ns。

圖7. RMS抖動 vs. 擺率

因此，使抖動最小意味著提高時鐘邊沿的擺率。一種實現方法是改進時鐘源。圖8在模擬輸入頻率范圍上比較了用作ADI最高性能ADC（16 bit 80 MSPS AD9446）時鐘源的多個不同的商用振蕩器。

圖8. 振蕩器的選擇影響AD9446-80的性能

典型地，通用高性能時鐘振蕩器用于評估Analog Devices ADC實現的基線性能（藍色線）。并非所有該高速轉換器的用戶均能夠承受高性能溫控低抖動振蕩器所需的成本和空間，但是有些低成本振蕩器即使在較高的模擬輸入頻率下也能夠獲得可接受的性能。圖8示出了一些成本可接受的器件的性能。

重要的是，由于振蕩器的銷售商不會使用相同的方法描述或測量抖動，因此在選擇商用振蕩器時應格外注意。確定哪種振蕩器最適用于具體應用的實用方法是，直接在系統(tǒng)中使用數種振蕩器并對其進行測試。這可以對性能進行預測（假設振蕩器銷售商保持合理的質量控制標準）。更好的方法是聯(lián)系振蕩器的制造商以獲得抖動或相位噪聲數據，并且獲得有關如何最佳地連接該器件的建議。不正確地連接振蕩器可能會使轉換器的無雜散動態(tài)范圍（SFDR）惡化。