一種基于FPGA實現(xiàn)SRRC濾波及多速率變換模塊的方法介紹

0 引言

衛(wèi)星通信系統(tǒng)中，在信號發(fā)射前需要對頻譜較寬的基帶信號進(jìn)行成形濾波處理，以改善其頻譜特性，在消除碼間干擾（Inter Symbol Interference，ISI）與達(dá)到最佳檢測接收的前提下，提高信道的頻帶利用率。通信系統(tǒng)中采用發(fā)送端的成形濾波器和接收端的匹配濾波器共同實現(xiàn)升余弦濾波的效果，對信號進(jìn)行濾波處理。由于平方根升余弦（Square Root Raised Cosine，SRRC）具有較快的衰減特性和較好的可實現(xiàn)性，一般采用SRRC濾波器實現(xiàn)通信系統(tǒng)的基帶成形濾波［1］。

多速率變換常用于通信系統(tǒng)中的信號處理，通過內(nèi)插（上采樣）或抽?。ㄏ虏蓸樱└淖冃盘柕牟蓸宇l率，并對信號濾波處理。衛(wèi)星通信的高帶寬通信業(yè)務(wù)及AD轉(zhuǎn)換率的提高，促進(jìn)了通信系統(tǒng)發(fā)射端對不同符號率信號采樣率的提高。在通信系統(tǒng)的接收端，過高的采樣率和數(shù)據(jù)吞吐量不利于數(shù)據(jù)的實時處理，需要對信號降采樣處理。

FPGA以其并行處理及靈活可編程特性，廣泛用于基帶信號處理［2］。本文基于FPGA設(shè)計一種多速率變換器提高信號的采樣率，實現(xiàn)任意倍數(shù)的符號率變換（本文主要實現(xiàn)了上采樣變換，下采樣實現(xiàn)方法相同）。采用SRRC濾波與半帶（Half-band，HB）濾波器、級聯(lián)積分梳狀（Cascade Integrator Comb，CIC）濾波器、Farrow濾波級聯(lián)進(jìn)行上采樣，實現(xiàn)平方根升余弦濾波及信號任意倍數(shù)的上變頻處理。其中，針對不同的滾降系數(shù)，SRRC濾波器的濾波系數(shù)可重載；CIC及Farrow濾波器上采樣倍數(shù)在線可重載。該多速率變換模塊有效節(jié)約了FPGA資源，高效、實現(xiàn)簡單，并可以實現(xiàn)任意倍數(shù)的多速率變換。

1 SRRC濾波及各變速率模塊

1.1 SRRC濾波

1.1.1 SRRC的實現(xiàn)原理

當(dāng)信道傳輸函數(shù)的幅頻特性滿足滾降系數(shù)為a的升余弦濾波器特征時，可以實現(xiàn)無碼間串?dāng)_傳輸［3］，如圖1所示。

圖1（a）為升余弦濾波器的滾降特性，fN是奈奎斯特帶寬。圖1（b）是升余弦特性的時域特征，圖中箭頭所指為最佳采樣點，可以看出：滿足無碼間串?dāng)_的最大傳輸速率為2fN。

其中a是滾降系數(shù)，決定升余弦的滾降特性。當(dāng)a=1時具有理性低通特性，a越大，旁瓣衰減越快，信號成形濾波后的波形對位定時精度要求越低。

在通信系統(tǒng)的發(fā)射端和接收端同時使用SRRC濾波器可以實現(xiàn)升余弦濾波的效果，消除碼間干擾。SRRC濾波器在發(fā)射端用做成形濾波，在接收端用做匹配濾波。成形濾波能有效克服碼間干擾，減小誤碼率，提高整個通信系統(tǒng)的性能。匹配濾波則能修正碼間干擾帶來的信號畸變，實現(xiàn)最佳接收。

SRRC濾波器傳輸函數(shù)如式（2）所示［4］：

式中，fN為奈奎斯特帶寬，a為滾降系數(shù)。

1.1.2 SRRC的滾降系數(shù)重載

本文中采用Xilinx IP核實現(xiàn)系數(shù)可重載式SRRC濾波，滾降系數(shù)有0.25和0.35兩種，可以在線重載。

采用IP核實現(xiàn)系數(shù)重載時，可以將幾組verctor合并為一組，也可將幾組濾波器系數(shù)放到一個coe文件中，通過IP核中config端口來重載Fir IP核的濾波系數(shù)［5］。

在生成IP核時，將Number of coefficient sets設(shè)置為N（假設(shè)有N組濾波器系數(shù)），通過配置s_axis_config_tdata端口值為M（M≤N-1），可以選擇第M+1組系數(shù)進(jìn)行SRRC濾波，便于工程應(yīng)用時濾波系數(shù)的修改。

本文中采用MATLAB的Fdatool工具生成SRRC濾波器系數(shù)，只需配置好滾降系數(shù)a、信號傳輸速率、奈奎斯特速率等，操作簡便、高效。

Fdatool配置頁面中，信號傳輸速率應(yīng)至少等于傳輸帶寬B的兩倍，即：

式中，F(xiàn)S為信號傳輸速率，F(xiàn)C為奈奎斯特速率。

1.2 CIC濾波

1.2.1 CIC濾波的實現(xiàn)原理

CIC濾波器是零極點相消的濾波器，結(jié)構(gòu)簡單，效率高。當(dāng)采樣頻率的變換較大時，由于抗混疊的優(yōu)越性，采用CIC濾波效果更好。

CIC濾波器的一級阻帶衰減為13.36 dB，M級阻帶衰減為13.36M dB［6］。M增大可以增大阻帶衰減和旁瓣抑制，但受通帶帶內(nèi)容限的限制，M一般不大于5。上采樣因子D決定CIC濾波器的主瓣寬度和CIC濾波后的采樣頻率，實際應(yīng)用中應(yīng)根據(jù)需求設(shè)定。

CIC濾波器實現(xiàn)簡單，不需要濾波系數(shù)。配置CIC濾波器IP核時，濾波器系統(tǒng)時鐘要為輸入數(shù)據(jù)時鐘的3倍。

1.2.2 CIC濾波器多速率變換倍數(shù)在線重載

本文中CIC濾波器采用CIC IP核實現(xiàn)。在實現(xiàn)過程中，配置CIC濾波器IP核為內(nèi)插倍數(shù)可編程［7］，能增強(qiáng)代碼的可重用性，有效提高FPGA的資源利用率。

具體實現(xiàn)方法：配置采樣率變換為programmable，采樣率變換的范圍為Minimum Rate，Maximum Rate。則在S_axis_config_tvalid上升沿有效的前提下，通過修改S_axis_config_tdata［7:0］為N，可以實現(xiàn)CIC濾波器的N倍上采樣，從而實現(xiàn)CIC濾波器上采樣倍數(shù)的在線重載。

1.3 HB濾波

HB濾波是偶對稱，奇次線性相位的高效數(shù)字濾波器，可用于實現(xiàn)2N的抽取或內(nèi)插，具有運算復(fù)雜度低、實時性強(qiáng)的特點。HB濾波器級聯(lián)在CIC濾波器后，HB可以對CIC濾波器的主瓣增益進(jìn)行修正，對其中含有較大混疊能量的頻率區(qū)域進(jìn)行抑制［8］。

HB的沖擊響應(yīng)h（k）為實數(shù)。HB濾波器的系數(shù)具有偶對稱特性，如式（4）所示，偶次系數(shù)為零，運算量可以減少一半，具有很高的實現(xiàn)效率［9］。

其中：N為濾波器階數(shù)，為奇數(shù)。

HB濾波器是一種特殊FIR濾波器，采用FIR IP核實現(xiàn)。由FDATOOL工具生成濾波系數(shù)，保存為coe文件加載到IP核中。

1.4 Farrow濾波器

Farrow濾波器則可以實現(xiàn)小數(shù)倍的速率變換。Farrow濾波器采用3次內(nèi)插濾波器的Farrow結(jié)構(gòu)，可通過調(diào)制數(shù)字延遲改變頻率轉(zhuǎn)換的比例。Farrow結(jié)構(gòu)的濾波器用于內(nèi)插時，具有去鏡像的性質(zhì)。

1.4.1 Farrow濾波器的實現(xiàn)原理

本文通過Verilog編程可以實現(xiàn)三階內(nèi)插Farrow濾波器。根據(jù)Farrow濾波器的輸入輸出數(shù)據(jù)頻率，通過調(diào)制數(shù)字延遲uk改變頻率轉(zhuǎn)換的比例。

設(shè)輸入信號周期為Ts，輸出信號的周期為Ti。則：

則三次內(nèi)插多項式的Farrow濾波器結(jié)構(gòu)如圖2所示。

1.4.2 Farrow濾波器上采樣倍數(shù)在線重載

由Farrow濾波器的實現(xiàn)原理可知：在輸入信號周期為Ts時，調(diào)制數(shù)字延遲uk可以實現(xiàn)，可以調(diào)整輸出信號的周期為Ts，最終實現(xiàn)信號采樣率的變換。也即實現(xiàn)Farrow濾波器上采樣倍數(shù)在線重載。在工程實現(xiàn)過程中，通過放大uk來提高精度。

2 SRRC濾波及多速率變換的實現(xiàn)

在本文中的多速率變換模塊，采用3個SRRC濾波器可選，3個級聯(lián)2倍內(nèi)插HB濾波器，1個9種內(nèi)插倍數(shù)的CIC濾波器，以及1個3階內(nèi)插的Farrow濾波器級聯(lián)實現(xiàn)。該多速率變換模塊的級聯(lián)結(jié)構(gòu)如圖3所示，通過Verilog編程能實現(xiàn)輸入信號任意倍數(shù)的上采樣變換。

多速率變換的倍數(shù)由參數(shù)fir_array［16:0］控制。

fir_array［16］=1表示采用Farrow濾波器；fir_array［16］=0表示不采用Farrow濾波器。Farrow濾波器內(nèi)插倍數(shù)由uk控制。

fir_array［15:6］表示CIC濾波器內(nèi)插倍數(shù)。CIC內(nèi)插倍數(shù)共有4、5、6、7、8、9、10、14、21幾個等級，與SRRC、HB、Farrow級連可以滿足任意符號率變換的需求。fir_array［15:6］=0則表示不采用CIC濾波器。

fir_array［5:3］控制選用級聯(lián)的2倍內(nèi)插HB濾波器的個數(shù)（共有3個級聯(lián)HB濾波器可選）。

fir_array［2:0］控制SRRC濾波器采用的內(nèi)插倍數(shù)，fir_array［2:0］分別表示4倍、3倍、2倍內(nèi)插。

當(dāng)輸入信號為2 MHz，要上采樣到168 MHz，則通過fir_array設(shè)置為{1′b1，10′b0001000000，3′b001，3′b100}，通過4倍內(nèi)插的SRRC濾波，一個2倍HB內(nèi)插濾波，10倍CIC內(nèi)插濾波，一級160 MHz到168 MHz的Farrow內(nèi)插濾波實現(xiàn)。

在ISE平臺中，采樣IP核fir_compiler 6.3與MATLAB的FDATOOL工具共同實現(xiàn)了系數(shù)可重載式SRRC濾波器和HB濾波器的設(shè)計，采用基于AXI總線的cic_compiler 3.0 IP核實現(xiàn)插值倍數(shù)可重載的CIC濾波器，F(xiàn)arrow濾波器則根據(jù)三階內(nèi)插結(jié)構(gòu)采用Verilog語言編程實現(xiàn)。

其中，SRRC濾波和HB濾波系數(shù)均采用FDATOOL工具產(chǎn)生，48階，漢明窗。HB濾波器采樣率為100 MHz，截止頻率為25 MHz。SRRC濾波器的采樣率為100 MHz，截止頻率為25 MHz。

設(shè)置仿真時鐘為168 MHz，輸入信號的速率為2 MHz。數(shù)據(jù)源為10個隨機(jī)數(shù)X（-1，-1，1，1，1，-1，1，1，1，-1）8倍內(nèi)插，插值為0得到的。通過ModelSim仿真工具進(jìn)行仿真驗證，仿真結(jié)果如圖4所示。

從圖4（a）可以看出：SRRC濾波并變速率后，仿真波形為升余弦波形，和輸入信號基本一致，且具有較好的平滑性。系統(tǒng)時鐘aclk為168 MHz，則從圖4（b）可以看出：對輸入信號SRRC濾波并進(jìn)行多速率變換后，信號速率上采樣到168 MHz。

3 實驗驗證

在實驗板上，將20 MHz符號率的16APSK調(diào)制信號經(jīng)SRRC濾波及多速率變換模塊（上采樣到168 MHz）、DA轉(zhuǎn)換模塊及射頻輸出后，用頻譜儀觀察射頻輸出信號的星座圖、信號質(zhì)量及帶寬，如圖5所示。

頻譜儀測試結(jié)果表明：16APSK調(diào)制信號經(jīng)SRRC濾波處理及多速率變換后，輸出信號的帶寬有效限制到了20 MHz，且能正常解出16APSK星座圖，信號EVM約為3%，即有效消除了碼間干擾。其中，EVM（0%～100%）越小，表示輸出調(diào)制信號的質(zhì)量越好。

4 結(jié)論

本文詳細(xì)介紹了一種基于FPGA實現(xiàn)SRRC濾波及多速率變換模塊的方法。該模塊通過級聯(lián)SRRC、HB、CIC、Farrow濾波器實現(xiàn)，通過在線重載SRRC濾波系數(shù)，CIC、Farrow濾波器插值倍數(shù)，能夠?qū)崿F(xiàn)不同滾降系數(shù)的升余弦濾波及多速率變換，有效節(jié)約了FPGA資源。通過仿真分析和實驗驗證了該模塊SRRC濾波及多速率變換特性。該模塊易于工程實現(xiàn)，能有效消除碼間干擾，提高頻帶利用，較好地滿足了現(xiàn)代通信與數(shù)字系統(tǒng)處理中的實時性要求。

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