高集成度DDS器件AD9954的特點(diǎn)及在數(shù)字調(diào)制系統(tǒng)設(shè)計(jì)中的應(yīng)用

1、概述

AD9954是采用先進(jìn)的DDS技術(shù)開(kāi)發(fā)的高集成度DDS器件。它內(nèi)置高速、高性能D/A轉(zhuǎn)換器及超高速比較器，可用為數(shù)字編程控制的頻率合成器，能產(chǎn)生200MHz的模擬正弦波。AD9954內(nèi)含1024×32靜態(tài)RAM，利用該RAM可實(shí)現(xiàn)高速調(diào)制，并支持幾種掃頻模式。AD9954可提供自定義的線(xiàn)性?huà)哳l操作模式，通過(guò)AD9954的串行I/O口輸入控制字可實(shí)現(xiàn)快速變頻且具有良好的頻率分辨率。其應(yīng)用范圍包括靈敏頻率合成器、可編程時(shí)鐘發(fā)生器、雷達(dá)和掃描系統(tǒng)的FM調(diào)制源以及測(cè)試和測(cè)量裝置等。AD9954的內(nèi)部結(jié)構(gòu)如圖1所示，其主要特性如下：

●內(nèi)置400MSPS時(shí)鐘；

●內(nèi)含14位DAC；

●相位、幅度可編程；

●有32位頻率轉(zhuǎn)換字；

●可用串行I/O控制；

●內(nèi)置超高速模擬比較器；

●可自動(dòng)線(xiàn)性和非線(xiàn)性?huà)哳l；

●內(nèi)部集成有1024×32位RAM；

●采用1.8V電源供電；

●可4～20倍倍頻；

●支持大多數(shù)數(shù)字輸入中的5V輸入電平；

●可實(shí)現(xiàn)多片同步。

2、 引腳說(shuō)明

AD9954采用48腳TQFP/EP封裝，其引腳排列發(fā)圖2所示，各引腳定義如下：

I/O UPDATE：在該引腳的上升沿可把內(nèi)部緩沖存儲(chǔ)器中的內(nèi)容送到I/O寄存器中。引腳電平的建立和保持與SYNC-CLK輸出信號(hào)有關(guān)；

DGND和AGND：數(shù)字地與模擬地；

OSC/REFCLK和OSC/REFCLK：參考時(shí)鐘或振蕩輸入端：

CYRSTAL OUT：振蕩器輸出端；

CLKMODESELECT：振蕩器控制端，為1時(shí)使能振蕩器，為0時(shí)不使能振蕩器；

LOOP_FILTER：該引腳應(yīng)與AVDD間串聯(lián)一個(gè)1kΩ電阻和一個(gè)0.1μF電容；

IOUT和IOUT：DAC輸出端，使用時(shí)應(yīng)接一個(gè)上接電阻；

DACBP：DAC去耦端，使用時(shí)應(yīng)接一個(gè)0.01μF的旁路電容；

DAC_RSET：DAC復(fù)位端，使用時(shí)應(yīng)通過(guò)一個(gè)3.92kΩ的電阻接至AGND端；

COMP_OUT：比較器輸出端，可以輸出方波或脈沖信號(hào)；

COMP_IN和COMP_IN：比較器輸入端；

PWRDWNCTL：外部電源掉電控制輸入引腳；

RESET：芯片復(fù)位端；

IOSYNC：異步串行端口控制復(fù)位引腳；為1時(shí)，當(dāng)前I/O操作立即停止；為0時(shí)開(kāi)始新的I/O操作；不用時(shí)，此引腳必須接地；

SDO：采用3線(xiàn)串口操作時(shí)，SDO為串行數(shù)據(jù)輸出端。采用2線(xiàn)串口操作時(shí)，SDO不用，可以不連；

CS：片選端，低電平有效，允許多芯片共用I/O總線(xiàn)；

SCLK：I/O操作的串行數(shù)據(jù)時(shí)鐘輸入端；

SDIO：采用3線(xiàn)串口操作時(shí)，SDO為串行數(shù)據(jù)輸入端，采用2線(xiàn)操作時(shí)，SDO為雙向串行數(shù)據(jù)端。

DVDD_I/O；I/O電源，可以是1.8V或3.3V；

SYNC_IN：同步多片AD9954輸入信號(hào)，使用時(shí)與主AD9954的SYNC_CLK的輸出相連；

SYNC_CLK：時(shí)鐘輸出腳，為內(nèi)部時(shí)鐘的1/4，可用作外圍硬件同步；

OSK：在編程操作時(shí)可用該腳來(lái)控制幅度與時(shí)間斜率，與SYNC_CLK同步；當(dāng)OSK不能被編程時(shí)，此腳接DGND；

PS1和PS0：可用來(lái)選擇4個(gè)RAM段控制字區(qū)中的一個(gè)。

3、 AD9954的串行操作

在AD9954的串行操作中，指令字節(jié)用來(lái)指定讀/寫(xiě)操作和寄存器地址。由于串行操作是在寄存器級(jí)別上發(fā)生的，因此串行端口控制器應(yīng)能識(shí)別指令字節(jié)寄存器地址和自動(dòng)產(chǎn)生適當(dāng)?shù)募拇嫫髯止?jié)地址。在串行操作指令階段和通信階段，一般先傳送指令階段的指令字，指令階段對(duì)應(yīng)于SCLK的前8個(gè)上升沿，其對(duì)應(yīng)的指令字（8比特）包含了以下信息：

其中R/W位用于決定指令字后的操作是讀還是寫(xiě)，高電平為讀出，低電平為寫(xiě)入；6、5位的電平高低與操作無(wú)關(guān)；4～0位則對(duì)應(yīng)于A4～A0，表示操作串行寄存器地址，該地址信息同時(shí)包含了與該指令字所在指令段對(duì)應(yīng)的通信段的傳送字節(jié)數(shù)。指令階段后接著是通訊階段，傳送對(duì)應(yīng)于字節(jié)數(shù)的幾個(gè)通信周期。

通信周期完成后，AD9954的串口控制器即認(rèn)為接下來(lái)的8個(gè)SCLK的上升沿對(duì)應(yīng)的是下一個(gè)通信周期的指令字。IOSYNC引腳為高時(shí)將立即終止當(dāng)前的通信周期，而當(dāng)IOSYNC引腳狀態(tài)回到低電平時(shí)，AD9954串口控制器即認(rèn)為接下來(lái)的8個(gè)系統(tǒng)時(shí)鐘的上升沿對(duì)應(yīng)的是下一個(gè)通信周期的指令字，從而保持通信的同步。

AD9954的串行操作有兩種數(shù)據(jù)傳送方式，即從最高位開(kāi)始傳送和從最低位開(kāi)始傳送，這是由控制寄存器0的第8位來(lái)決定的。默認(rèn)狀態(tài)為低電平，此時(shí)先傳送最高位，若為高電平則先傳送最低位。串行操作的讀/寫(xiě)時(shí)序如圖3所示。

4、 AD9954的RAM

AD9954內(nèi)部的1024×32靜態(tài)RAM具有雙向單一入口，對(duì)它進(jìn)行的讀/寫(xiě)操作不能同時(shí)進(jìn)行，寫(xiě)操作優(yōu)先。RAM的使能位是CFR《31》（控制功能寄存器31位），此位為低時(shí)，對(duì)RAM的操作只能通過(guò)串行端口；此位為高且CFR《30》為邏輯0時(shí)，RAM的輸出為相位累加器的輸入，此時(shí)給芯片提供的是頻率轉(zhuǎn)換字；此位為高且CFR《30》為邏輯1時(shí)，RAM的輸出可作為相位偏移加法器的輸入給芯片提供相位偏移控制字。寫(xiě)RAM的操作首先通過(guò)控制PS1、SP0來(lái)選擇RAM段。然后再對(duì)相應(yīng)的RAM控制寄存器寫(xiě)RAM操作的地址變化率、起始地址、終止地址、模式控制和停留方式位。RAM段控制寄存器的5、6、7位可用來(lái)指示RAM操作的5種模式，即直接轉(zhuǎn)換模式、上斜坡模式、雙向斜變模式、連續(xù)雙向斜變模式和連續(xù)循環(huán)模式。其中連續(xù)循環(huán)模式是使能RAM，RAM模式控制字為100，這種模式可提供自動(dòng)、連續(xù)、單向的掃頻，地址發(fā)生器從起始地址開(kāi)始，當(dāng)其增加到終止地址后會(huì)自動(dòng)回到起始地址重新開(kāi)始下次循環(huán)。

RAM段控制寄存器的39～24位可定義RAM控制器在每個(gè)地址停留的SYNC_CLK的周期數(shù)，取值范圍是1～65535；9、8、23～16位用于定義10位終止地址；3～0、15～10位則用于定義10位起始地址。

5 、在高速調(diào)制系統(tǒng)中的應(yīng)用

調(diào)制信號(hào)對(duì)干擾有較強(qiáng)的抵抗作用，同時(shí)對(duì)相鄰信道的信號(hào)干擾也較小，并具有解調(diào)方便且易于集成等優(yōu)點(diǎn)，因此數(shù)字調(diào)制信號(hào)系統(tǒng)可廣泛應(yīng)用于現(xiàn)代通信設(shè)備及科研教學(xué)儀器中。由于受頻率精確度、穩(wěn)定度和范圍等因素的制約，提高數(shù)字調(diào)制方式中的FM速度是難點(diǎn)，用高性能DDS芯片AD9954可以很好的解決這個(gè)問(wèn)題。AD9954具有良好的頻率分辨率和快速、連續(xù)的變頻能力，它內(nèi)部有靜態(tài)RAM，能實(shí)現(xiàn)高速數(shù)字調(diào)頻。

數(shù)字調(diào)制信號(hào)系統(tǒng)的框圖如圖4所示。本系統(tǒng)采用DSP作為控制電路的核心，來(lái)向AD9954寫(xiě)命令字，AD9954將產(chǎn)生所需頻率的正弦或調(diào)制信號(hào)，并經(jīng)低通濾波器后輸出。

AD9954的串口與DSP相連，DSP通過(guò)AD9954的CS、SCLK、SDIO和SDO管腳向AD9954寫(xiě)入數(shù)據(jù)和控制字。首先設(shè)置特定的寄存器控制字，以允許RAM工作，接著將RAM輸出作為相位累加器的輸入給芯片提供頻率轉(zhuǎn)換字，然后寫(xiě)好RAM段控制寄存器的值，定義好起始地址、終止地址并選擇好工作模式。例如，在RAM地址256～511中寫(xiě)入計(jì)算好的頻率值，主要操作過(guò)程如下：

（1）允許RAM操作，清除CFR《30》；

（2）選擇模式5即連續(xù)循環(huán)模式；

（3）選擇RAM段1，PS0=1，PS1=0；

（4）指令字節(jié)為00001001；

（5）定義通信階段的通信周期數(shù)為256，把數(shù)據(jù)寫(xiě)入RAM存儲(chǔ)器地址256～511中；

（6）改變I/O UPDATE啟動(dòng)模式工作。

本系統(tǒng)可由地址的變化速率來(lái)計(jì)算調(diào)制速度，地址變化速率RAM段控制寄存器中的地址變化率控制字決定，其值的范圍是1～65535，定義的時(shí)間是SYNC_CLK的周期數(shù)。由于SYNC_CLK最大為100MHz，從而決定了地址變化率控制字為1時(shí)能定義的最快速度為100MHz，假設(shè)一個(gè)波形要采集256個(gè)點(diǎn)，那么調(diào)制速度為100 MHz/256=400kHz；如果采樣點(diǎn)為100個(gè)，則調(diào)制速度可達(dá)100 MHz/100=1 MHz。由于AD9954產(chǎn)生的調(diào)制波形采樣點(diǎn)多，采樣時(shí)間精確，因此波形性能較好。

6、 結(jié)束語(yǔ)

高性能DDS芯片由于其AD9954內(nèi)部集成有RAM，因此，利用RAM的存儲(chǔ)功能，能夠產(chǎn)生頻率分辨高，波形性能好，調(diào)制速度高達(dá)1 MHz的調(diào)頻波，該速度是其他DDS芯片的幾十～幾百倍，因而可廣泛應(yīng)用于數(shù)字調(diào)制系統(tǒng)的設(shè)計(jì)之中。

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