16位16MS/s SAR ADC采用55nm CMOS進(jìn)行片上校準(zhǔn)

　　作者：Junhua Shen， Akira Shikata， Lalinda D. Fernando， Ned Guthrie， Baozhen

Chen， Mark Maddox， Nikhil Mascarenhas， Ron Kapusta， and Michael Coln

一、引言

逐次逼近寄存器（SAR）ADC已獲得大量研究 過去十年左右的興趣。相對(duì)簡(jiǎn)單的架構(gòu)由于

無需運(yùn)算放大器即可重用硬件 更節(jié)能，更易于在進(jìn)程之間移植。此外， 高級(jí)CMOS工藝中的電源電壓調(diào)節(jié)對(duì)SAR ADC的影響較小

因?yàn)?a target="_blank">比較器只需要很小的輸出擺幅來區(qū)分決策 從噪音。這與流水線ADC或Σ-Δ型ADC中的運(yùn)算放大器不同。 電源電壓降低意味著運(yùn)算放大器輸出擺幅小得多

由于固定電路開銷壓降，導(dǎo)致ADC大大降低 信噪比 （SNR）。

SAR ADC擅長(zhǎng)的性能空間之一是高分辨率 速度相對(duì)較低。他們發(fā)現(xiàn)許多應(yīng)用，從醫(yī)學(xué)成像，

儀器儀表、工業(yè)過程控制等與西格瑪三角洲相比 ADC，也非常適合低速空間，SAR ADC區(qū)分 本身具有一次轉(zhuǎn)換一個(gè)樣本的能力，其中 別人。此外，與

增量式Σ-Δ型ADC，尤其是當(dāng)過采樣比較低時(shí) 允許使用OSR，SAR ADC不需要太多信號(hào)后處理。

通常，精密SAR ADC [3]、[4]通常定義為16位和

更大，樣本低于幾毫秒/秒。一些作品[1]，[2]推動(dòng)了速度 進(jìn)一步。他們使用 2 位/試用和流水線 SAR 架構(gòu) [7]、[10] 來加速

提高操作效率，但代價(jià)是增加設(shè)計(jì)復(fù)雜性和高精度 放大器。此外，這些ADC通常具有較大的采樣電容 超過 20 pF 以實(shí)現(xiàn)超過 90 dB 的

SNR，這可能需要更高的功率 ADC驅(qū)動(dòng)器比ADC本身[11]、[12]。最后，它們采用片外線性度 校準(zhǔn) [1]-[4]

需要大量的測(cè)試時(shí)間并需要額外的成本。

隨著片上系統(tǒng) （SoC） 解決方案越來越受歡迎，努力 為了降低整體系統(tǒng)成本，并提高系統(tǒng)性能，

上述精密SAR ADC由于其大容量而無法滿足需求 占地面積大，駕駛難度大，測(cè)試成本高。此外，他們中的大多數(shù) 采用 0.18 μm 等較舊的工藝，這對(duì)于 SoC

芯片來說并不理想，因?yàn)樗鼈?重要的數(shù)字內(nèi)容。本文介紹的工作描述了一種精密SAR ADC 在55納米CMOS中解決這些問題，這在[13]中首次報(bào)道。是的 在精密

ADC 類別中速度快，可實(shí)現(xiàn)更多的 ADC 輸出平均，其中 需要，這反過來又允許人們進(jìn)行更嘈雜的個(gè)人轉(zhuǎn)換，從而 采樣電容大幅減小。例如，用戶可能平均 該 ADC

輸出 16 次，以達(dá)到 90dB SNR 目標(biāo)。這項(xiàng)工作還具有一個(gè) 更小的占位面積以及片上校準(zhǔn)使其非常適合 用于嵌入式應(yīng)用。

本文的組織結(jié)構(gòu)如下：在第二節(jié)中，建筑和街區(qū)級(jí)別 描述了設(shè)計(jì)。有助于實(shí)現(xiàn)此ADC的電路設(shè)計(jì)技術(shù)包括

第三節(jié)介紹，包括最佳LSB重復(fù)序列，一個(gè)儲(chǔ)能電容 每位電容DAC、使用現(xiàn)有LSB電容進(jìn)行校準(zhǔn)和統(tǒng)計(jì) 殘留物測(cè)量。實(shí)驗(yàn)結(jié)果見第四節(jié) 根據(jù)第五節(jié)的結(jié)論。

二、建筑與街區(qū)級(jí)設(shè)計(jì)

A. ADC 頂層

圖1（a）顯示了建議的ADC頂層框圖。

圖 1.（a） SAR ADC框圖。（b） 轉(zhuǎn)換時(shí)間。

它是一款完全自定時(shí) 16 位異步 SAR ADC [14]-[17]，具有三個(gè) MSB

由閃存子ADC解決。閃光燈加快轉(zhuǎn)換速度并衰減 DAC輸出顯著緩解可靠性問題[17]-[19]。ADC 采樣 網(wǎng)絡(luò)，包括 16 位 DAC 和 3 位閃存塊，但

閃存比較器，工作電壓為3.3 V，以適應(yīng)傳統(tǒng)精度 應(yīng)用方面，其余電路均在1.2 V電源下工作。數(shù)字化 引擎包括位重量校準(zhǔn)和數(shù)據(jù)重建。ADC 工作

在兩種模式下，如圖1（b）所示。默認(rèn)連續(xù)模式具有周期性 輸入轉(zhuǎn)換時(shí)鐘。當(dāng)轉(zhuǎn)換信號(hào)出現(xiàn)時(shí)，閃光燈使MSB 決策和結(jié)果被饋送到DAC以開始位試驗(yàn)。在最后一點(diǎn)之后

試驗(yàn)結(jié)束，ADC進(jìn)入采集階段，此時(shí)自動(dòng)歸零也 在比較器上執(zhí)行。下次轉(zhuǎn)換時(shí)重復(fù)此過程 信號(hào)以已知的轉(zhuǎn)換速率出現(xiàn)。另一種模式是脈沖模式， ADC

按需轉(zhuǎn)換，之后進(jìn)入非活動(dòng)狀態(tài)，同時(shí) 被動(dòng)跟蹤輸入信號(hào)。在此模式下，轉(zhuǎn)換信號(hào)消失后 激活時(shí)，比較器上電并執(zhí)行自穩(wěn)零。閃光燈 上電基準(zhǔn)梯，并與比較器并聯(lián)決定

自動(dòng)歸零。在閃存決策饋送到DAC后，它關(guān)閉。當(dāng)所有 后續(xù)位試驗(yàn)結(jié)束，ADC關(guān)斷并進(jìn)入無源采集 相位，直到檢測(cè)到下一個(gè)轉(zhuǎn)換信號(hào)。此脈沖模式允許供電

當(dāng)輸入信號(hào)稀疏且應(yīng)用程序稀疏時(shí)，隨吞吐量進(jìn)行擴(kuò)展 不需要全速轉(zhuǎn)換，例如許多環(huán)境或患者 監(jiān)控傳感器。雖然需要避免輸入自舉電路

在脈沖模式下，因?yàn)楸粍?dòng)采集階段可能會(huì)持續(xù)很長(zhǎng)時(shí)間并且 自舉電容器可能無法保持其電荷。要利用 55納米深亞微米CMOS工藝，我們?cè)O(shè)計(jì)的ADC可以向上轉(zhuǎn)換 達(dá)到

16 MS/s，這在精密 ADC 類別中非常快，但不是那么快 以犧牲SAR ADC效率。高速運(yùn)行提供 用戶可以選擇進(jìn)一步平均ADC輸出數(shù)據(jù)以降低噪聲。這反過來又

允許噪聲更大的單個(gè)轉(zhuǎn)換，因此采樣要小得多 電容可顯著減小面積。與傳統(tǒng)精密ADC相比 運(yùn)行速度較慢且依賴于精確的單個(gè)轉(zhuǎn)換，該ADC可權(quán)衡噪聲

速度保持相同的效率，但占地面積要小得多。

圖 2.VDD 參考采樣。

B. VDD 參考采樣

前面提到的脈沖模式需要無源采集，因此 ADC在跟蹤輸入信號(hào)時(shí)不消耗任何有功功率，并且

等待下一個(gè)轉(zhuǎn)換信號(hào)到來。VDD 參考采樣技術(shù) 引入以實(shí)現(xiàn)這一點(diǎn)。圖2顯示了采集中的采樣電路 比較器關(guān)斷時(shí)的相位。為了不消耗任何活動(dòng)

電源，我們不能使用有源電路來產(chǎn)生共模（CM） 電壓 V厘米如圖所示。解決此問題的傳統(tǒng)方法是拆分 每個(gè)采樣電容C南非分成兩半，連接一半頂板 到 VDD，另一半到

GND。收購后，二者的頂板 兩半短路在一起以實(shí)現(xiàn)VDD/2 CM電壓。缺點(diǎn) 這種方法增加了布局布線的復(fù)雜性和由此產(chǎn)生的寄生效應(yīng)。

此外，它還需要一個(gè)額外的時(shí)鐘相位來使兩個(gè)頂板短路。在 這種設(shè)計(jì)，我們利用了DAC輸出或比較器的事實(shí) 輸入擺幅僅為ADC V的1/8裁判得益于閃存子ADC的分辨率

假設(shè) V裁判為3.3 V和一定數(shù)量的DAC 由于負(fù)載電容器引起的輸出衰減，我們只有大約 ±150 mV 每個(gè)比較器輸入端的最大擺幅。這樣就可以使用 VDD

電源，通常調(diào)節(jié)良好，以取代 對(duì)DAC進(jìn)行采樣，從而避免了額外的CM發(fā)生器會(huì)消耗功率。 比較器輸入端的瞬態(tài)電壓高于150

mV，可能會(huì)導(dǎo)致頂板采集開關(guān)出現(xiàn)短暫泄漏。消除大部分這種潛力 漏電我們可以使用由核心控制的高閾值內(nèi)核PMOS開關(guān) 電源，或使用由 IO 電源控制的 IO

NMOS 交換機(jī)。后者是 在此設(shè)計(jì)中實(shí)現(xiàn)。稍高的擺動(dòng)不會(huì)造成可靠性 與比較器的輸入對(duì)有關(guān)，這將在比較器小節(jié)中介紹。

圖3.閃存子ADC框圖。

圖4.SAR比較器框圖。

C. 閃存子模數(shù)轉(zhuǎn)換器

閃存子ADC可解析三個(gè)MSB，主要作為在增加之間的權(quán)衡 復(fù)雜度和DAC輸出衰減量。在此設(shè)計(jì)中，如

圖3，電阻梯用于生成閃光基準(zhǔn)和基準(zhǔn) 電平抖動(dòng)以匹配 SAR DAC 抖動(dòng)，其相當(dāng)于

B12重量。抖動(dòng)用于改善ADC線性度[20]。七個(gè)閃光比較器對(duì)ADC輸入（高達(dá)6.6V）進(jìn)行采樣PP，差異與 V裁判= 3.3 V）和基準(zhǔn)電壓源 采集階段 Φ1

，之后立即在 Φ22 x2' 是 Φ2 的略微延遲版本。比較完成后大致 1.5 ns，決策饋送到DAC、比較器和電阻梯 關(guān)閉以節(jié)省電源。由于SAR

DAC具有內(nèi)置冗余，因此 閃光比較器失調(diào)和噪聲并不重要，只要得到的決定 DAC冗余涵蓋錯(cuò)誤。我們分配 <>/<> 的冗余

以容忍閃存決策錯(cuò)誤。因此，設(shè)計(jì)了閃光比較器 速度和功率，以最大限度地提高其效率并最小化開銷。

D. 搜索和救援比較器

比較器在功耗、噪聲、速度和可重構(gòu)性方面是一個(gè)關(guān)鍵模塊。圖4顯示了比較器的框圖。集成商

鎖存器之前由可編程定時(shí)器控制以交易積分 速度與噪音。比較器復(fù)位信號(hào)comp_rst被升壓，以確保 在兩次比較之間，記憶效應(yīng)可以忽略不計(jì)，即使

比較器輸入有一個(gè)很大的階躍變化。圖 5 顯示了兩個(gè)積分器 載物臺(tái)原理圖和閂鎖載物臺(tái)。使用交叉耦合正反饋 對(duì)于兩個(gè)積分器負(fù)載，以最大限度地提高直流增益并消除對(duì)

共模反饋電路。兩個(gè)級(jí)均自動(dòng)歸零，以最大限度地減少精密應(yīng)用中的失調(diào)和1/f噪聲。自動(dòng)歸零階段 圖5（d）所示與ADC采集相位重疊，均為積分器

級(jí)將失調(diào)信息存儲(chǔ)在自穩(wěn)零電容C上亞利桑那州在此期間 相位，而積分器的輸入差分短路。兩個(gè)階段是 用于（而不是一個(gè)）以實(shí)現(xiàn)更寬范圍的積分增益與時(shí)間的關(guān)系。

第一個(gè)積分器級(jí)采用折疊式級(jí)聯(lián)結(jié)構(gòu)，使 使用VDD作為其輸入CM。 仿真表明，輸入對(duì)可以處理 至 VDD +400mV 瞬態(tài)輸入，而不會(huì)對(duì)晶體管施加壓力，作為源

輸入對(duì)的節(jié)點(diǎn)主要跟蹤比較器輸入。

圖5.SAR比較器原理圖和工作時(shí)序。（a） 第一集成人階段;（b） 第二階段整合者階段;（c） 閂鎖;（d） 行動(dòng)時(shí)間。

比較器噪聲是ADC轉(zhuǎn)換噪聲的主要來源。我們 設(shè)計(jì)了兩個(gè)積分器級(jí)的穩(wěn)態(tài)增益，使其足夠

高，以便它們以積分模式而不是線性建立模式運(yùn)行 實(shí)現(xiàn)更好的噪聲性能 [21]。每個(gè)積分器的增益在 以下等式。

其中gm由輸入對(duì)主導(dǎo)，C為負(fù)載寄生電容 （未繪制）在圖 5（a） 和 5（b） 中的

op/om 節(jié)點(diǎn)處。折合到輸入端的噪聲功率 與輸入對(duì)的GM和積分時(shí)間t成反比，如圖所示 在（2）中。γ因素解釋了晶體管的過度噪聲，而不是 輸入對(duì)。

請(qǐng)注意，自動(dòng)歸零操作會(huì)影響整體kT/C采樣噪聲， 這也在設(shè)計(jì)中得到了考慮。實(shí)現(xiàn)的比較器具有 估計(jì)噪聲約為

180 μV有效值.

圖 6.（a） 發(fā)援會(huì)結(jié)構(gòu);（b）簡(jiǎn)化位電容操作。

圖7.具有優(yōu)化試驗(yàn)組的位試驗(yàn)。

E. 發(fā)援會(huì)

圖中顯示了具有三個(gè)電容陣列段的電荷再分配DAC 在圖6（a）中。三個(gè)段用于減少每個(gè)段中的電容分布

段并啟用 8-fF 單元電容器。DAC采樣電容 距離 b1-b15 和 b12r 僅 12pF，大大簡(jiǎn)化了輸入驅(qū)動(dòng)器和

參考緩沖區(qū)要求。三個(gè)冗余電容器（b12r、b8r、b4r）是 包括允許閃存子ADC及更早版本的決策誤差[22]、[23]

位試用。在軌道階段，電容b11-b0不對(duì)輸入進(jìn)行采樣， 而是對(duì)隨機(jī)抖動(dòng)值進(jìn)行采樣以提高線性度。高達(dá) 10 LSB 包括重復(fù)以改善噪聲性能，在 中詳細(xì)介紹

第三節(jié)-A.圖6（b）說明了采樣和非采樣的操作 電容器。采用每位電容一個(gè)儲(chǔ)電容DAC電池結(jié)構(gòu) 以加快操作速度并實(shí)現(xiàn)與信號(hào)無關(guān)的位權(quán)重誤差。是的

在第三-B節(jié)中進(jìn)行了深入的解釋。

對(duì)于SAR ADC，較早的位試驗(yàn)不太重要，因?yàn)楸容^器 輸入通常遠(yuǎn)大于轉(zhuǎn)換噪聲電平。[24] 和 [25]

采取 通過將比較器前置放大器負(fù)載電容更改為 降低早期試驗(yàn)的功耗，同時(shí)不犧牲整體功耗 噪聲性能。在此設(shè)計(jì)中，我們可以進(jìn)一步優(yōu)化位試驗(yàn)，使用 示例設(shè)置如圖 7

所示。鑒于 b8r 采用的冗余和 B4R，我們將位試驗(yàn)分為圖中所示的幾組，并設(shè)置兩者 更小的位電容建立時(shí)間和比較器積分時(shí)間較短

組。由此產(chǎn)生的建立誤差和較高的比較器噪聲被冗余位所容忍。

圖8.LSB在存在噪聲時(shí)重復(fù)。

三、電路設(shè)計(jì)技術(shù)

A. 最佳 LSB 重復(fù)序列

ADC噪聲來自采集階段和轉(zhuǎn)換階段， 大約為 130 和 250 μV有效值，分別在此設(shè)計(jì)中。收購

相位噪聲主要是kT/C采樣噪聲，是噪聲之間的權(quán)衡 電平和面積，以及與驅(qū)動(dòng)電容相關(guān)的功率。 噪聲一旦被采樣，通常無法消除。在這里，我們介紹一個(gè)

專注于降低轉(zhuǎn)換階段有效噪聲的技術(shù) 只。轉(zhuǎn)換噪聲主要影響SAR比較器決策 源自比較器、基準(zhǔn)和串聯(lián)開關(guān)R上和 比較器輸入端的布線電阻。從（2）或[26]，我們知道它

假設(shè)電流效率，需要 4× 的功率才能將比較器噪聲降低 2× gm/I 保持不變。在[9]、[27]和[28]中，比較者決定多數(shù)投票

用于關(guān)鍵位試驗(yàn)，其中比較器的輸入非常小，以減少 轉(zhuǎn)換噪聲。該技術(shù)需要一個(gè)檢測(cè)電路來識(shí)別關(guān)鍵 鉆頭試驗(yàn)，往往對(duì)工藝、電壓和溫度 （PVT） 敏感 變化。在

[29] 中，提出了一種自適應(yīng)平均技術(shù)，其中 b0 是 重復(fù)8次。它將前幾個(gè) LSB 重復(fù)位試驗(yàn)視為冗余試驗(yàn) 糾正較早的DAC建立誤差，并對(duì)其余重復(fù)決策求平均值

在LSB重復(fù)期間檢測(cè)到01或10躍遷后。有效性 由于存在轉(zhuǎn)換噪聲，這種檢測(cè)受到限制。

在這項(xiàng)工作中，提出了一種優(yōu)化的LSB重復(fù)技術(shù)來降低噪聲。這 B0 決策最多可以重復(fù) 10

次，具體取決于轉(zhuǎn)化率和 噪音要求。與[29]不同的是，我們報(bào)告重建ADC LSB重復(fù)位被認(rèn)為等效于其他位的輸出產(chǎn)生 更好的噪聲性能，即最終ADC輸出是所有

試用位，包括重復(fù)位。圖8示出了建議的LSB重復(fù)序列 使用 4 位示例的技術(shù)。在存在轉(zhuǎn)換噪聲的情況下，b2 使 錯(cuò)誤的決策，DAC輸出包含大于0 LSB的殘余誤差

在常規(guī) B<> 試驗(yàn)之后。隨著后續(xù)LSB重復(fù)，殘余誤差將 被下拉，因?yàn)槠骄D(zhuǎn)換噪聲為零。經(jīng)過多次LSB之后

重復(fù)上述操作時(shí)，DAC輸出將開始圍繞比較器門限移動(dòng)。

圖9.仿真ADC噪聲與不同權(quán)重的重復(fù)次數(shù)的關(guān)系

圖例.10.品質(zhì)因數(shù)（FoM）增益與重復(fù)次數(shù)的關(guān)系

此外，LSB重復(fù)不會(huì)改善轉(zhuǎn)換噪聲，并且最佳 LSB重復(fù)次數(shù)可以確定，給定轉(zhuǎn)換噪聲電平和

重復(fù)位權(quán)重。圖9顯示了有效ADC噪聲與有效噪聲的仿真結(jié)果 重復(fù)次數(shù)，在五種不同的重復(fù)位權(quán)重設(shè)置下。該模數(shù)轉(zhuǎn)換器是理想的選擇

除了一個(gè)LSB標(biāo)稱轉(zhuǎn)換噪聲。我們觀察到，根據(jù) 可用的轉(zhuǎn)換時(shí)間，因此允許的LSB重復(fù)次數(shù)，有 存在最佳重復(fù)位權(quán)重，以獲得最小的有效ADC噪聲。為

例如，如果我們有時(shí)間進(jìn)行四次LSB重復(fù)，則選擇重復(fù)位權(quán)重B0/2 將產(chǎn)生比 B0 重量重復(fù)更好的結(jié)果。此外，如前所述，對(duì)于

給定重復(fù)位權(quán)重，有效ADC噪聲將在多次 重復(fù)。在圖9中，重復(fù)位權(quán)重的噪聲穩(wěn)定在大約0次重復(fù) b0.重復(fù)位權(quán)重越小，有效重復(fù)所需的重復(fù)次數(shù)就越多

ADC轉(zhuǎn)換噪聲穩(wěn)定。如前所述，此設(shè)計(jì)使用 b<> 重復(fù) 因?yàn)樗话l(fā)現(xiàn)是給定設(shè)計(jì)噪聲的最有效的重復(fù)位權(quán)重 水平和速度。

所提出的LSB重復(fù)技術(shù)基本上是用速度換取噪聲，但 降噪遠(yuǎn)遠(yuǎn)超過效率方面的速度損失 或品質(zhì)因數(shù)

（FoM）。圖 10 顯示了計(jì)算出的 FoM 改進(jìn) 設(shè)計(jì)與可用重復(fù)次數(shù)，不考慮 采集噪聲。圖11還比較了該技術(shù)與該技術(shù)的測(cè)量結(jié)果 [29]

中的自適應(yīng)平均算法。所提出的方法改善了噪聲 進(jìn)一步高達(dá)20%。在更一般的情況下，仿真結(jié)果如圖 12 所示 以比較兩種 LSB 重復(fù)算法。在此仿真中，理想的ADC

具有1 LSB的轉(zhuǎn)換噪聲。圖12（a）顯示了有效ADC噪聲與 LSB 重復(fù)次數(shù)，在 4×b2、b0、b0/0 和 2 處具有 0 個(gè)不同的重復(fù)位權(quán)重 分別為

B4/12。然后，圖 12（b） 匯總圖 0（a） 的結(jié)果并挑選 這四種不同重復(fù)位權(quán)重中噪聲最低。例如 兩種技術(shù)均提供五個(gè)LSB重復(fù)序列，噪聲最小 自適應(yīng)平均為

6.0 LSB，具有 b0 權(quán)重重復(fù)和最小噪聲 從建議是52.0 LSB，b2 / 12重量重復(fù)。圖20（b）表明

所提出的最優(yōu)LSB重復(fù)重復(fù)再次更有效，最高可達(dá)<>%左右。

圖11.建議的最佳LSB重復(fù)和自適應(yīng)平均的實(shí)測(cè)噪聲[28]，ADC轉(zhuǎn)換噪聲配置為主導(dǎo)采樣噪聲。

圖12.（a）使用最佳LSB重復(fù)和自適應(yīng)平均[29]具有不同重復(fù)位權(quán)重的理想ADC的仿真噪聲，以及（b）使用最佳LSB重復(fù)和自適應(yīng)平均[29]可實(shí)現(xiàn)的最小噪聲。

此外，由于沒有對(duì)建議的最佳LSB重復(fù)應(yīng)用平均，因此 可以處理重復(fù)后的DAC輸出殘余，以進(jìn)一步降低噪聲

和量化誤差。這將在第三-D節(jié)中討論。

B.每個(gè)位電容DAC一個(gè)儲(chǔ)能電容

每次位試驗(yàn)期間的DAC建立或基準(zhǔn)建立通常是 精密SAR ADC速度，特別是當(dāng)基準(zhǔn)電壓源在片外提供時(shí)

通過芯片鍵合線 [30]。另一種方法是使用片上高速 基準(zhǔn)電壓緩沖器是以功耗過大為代價(jià)的。在 [15] 中 和 [17]，片上儲(chǔ)能電容器用作“參考”，以顯著

提高DAC建立速度。圖13說明了如何使用儲(chǔ)能電容器 顯著提高DAC建立速度。

圖13.儲(chǔ)能電容作為參考，以加快位建立速度[17]。（a） 取樣階段。（b） 第二位試驗(yàn)階段。

圖 14.每個(gè)位電容一個(gè)儲(chǔ)能電容。（a）第一位試用圖。（b） 第二位試驗(yàn)圖。

在采樣階段，儲(chǔ)能電容Cr充電至： 參考水平。在位試驗(yàn)階段，位電容 Cp 和 Cm 吸收

來自Cr的基準(zhǔn)電壓源電荷，而不是通過 鍵合線。這使得DAC建立速度更快，因?yàn)榻⑺俣?僅受開關(guān) Ron 和位電容的限制。然而，在兩者[15]

[17]，儲(chǔ)能電容器需要足夠大，以便 由于電荷共享而導(dǎo)致的基準(zhǔn)電壓源誤差降至最低。為了避免這種情況，在[17]中， DAC電容與采樣電容分開，以確保電荷消耗

從儲(chǔ)液電容器是信號(hào)無關(guān)的。這導(dǎo)致更大的面積，并且， 更重要的是，會(huì)降低噪聲性能。在[13]和[3]中報(bào)告，我們 提出每比特電容器一個(gè)儲(chǔ)能電容技術(shù)。這與 [15]

其中多個(gè)儲(chǔ)能電容器切換到一個(gè)采樣電容器; 以及[17]，其中一個(gè)儲(chǔ)能電容器與多個(gè)位電容器共用。在 這種設(shè)計(jì)中，一些位電容（B15-B12、B12R）也用作采樣

電容器。與[15]和[17]中的電容器不同，每個(gè)比特電容器都是驅(qū)動(dòng)的 在獨(dú)特的預(yù)充電儲(chǔ)能電容器進(jìn)行位試驗(yàn)期間的基準(zhǔn)電壓源

[見圖6（b）]，其尺寸為相應(yīng)位電容器的10×。這將是 稍后顯示，該DAC結(jié)構(gòu)產(chǎn)生與輸入信號(hào)無關(guān)的位 砝碼，可實(shí)現(xiàn)更直接的校準(zhǔn)。因此，相對(duì)較小

使用儲(chǔ)能電容器，減少面積并簡(jiǎn)化預(yù)充電，同時(shí) 保持全速優(yōu)勢(shì)。

圖 15.采樣電容器的操作。（a）采集階段的MSB電容器。（b） 轉(zhuǎn)換階段的MSB電容器。

圖14在概念層面說明了這種DAC結(jié)構(gòu)如何實(shí)現(xiàn)信號(hào) 獨(dú)立的位權(quán)重。圖14（a）顯示了簡(jiǎn)化的電容陣列

第一個(gè)比特試驗(yàn)，其中 CN-1是MSB電容器和Cr。N-1是對(duì)應(yīng)的 儲(chǔ)液電容器，CN-2：0是DAC中的其余位電容。若 位電容CN-1要么差分短路至

V厘米（一個(gè)選項(xiàng) 采樣位電容）或復(fù)位至共模V厘米（對(duì)于非采樣位 電容器）就在位試驗(yàn)之前，當(dāng)預(yù)充電的儲(chǔ)能電容器

鉻N-1連接到位電容CN-1，它將產(chǎn)生一個(gè)DAC輸出步長(zhǎng) 代數(shù)轉(zhuǎn)換器OP-數(shù)字轉(zhuǎn)換器唵與輸入信號(hào)或位決策無關(guān)。輸出步驟

尺寸只是電容器比率的函數(shù)，作為Cr上的初始值N-1和 C 的左側(cè)N-1與信號(hào)無關(guān)。圖14（b）進(jìn)一步說明了

第二位試驗(yàn)，其中儲(chǔ)液電容CrN-1從第一個(gè)位試用現(xiàn)在是 部分負(fù)載電容器。這并沒有改變DACOP-DACOM的事實(shí)。 對(duì)于第二位試驗(yàn)仍然是確定性的，只是步長(zhǎng)由于

不同的負(fù)載電容值。與信號(hào)無關(guān)的DAC輸出步長(zhǎng) 在每個(gè)位試驗(yàn)中，基本上表示相應(yīng)的位權(quán)重，因此這個(gè) 儲(chǔ)電容每比特電容DAC結(jié)構(gòu)導(dǎo)致信號(hào)無關(guān)

電荷共享中的位權(quán)重錯(cuò)誤。一個(gè)有趣的觀察是， 即使位權(quán)重與信號(hào)無關(guān)，從每個(gè)位權(quán)重中汲取的電荷 圖14（b）所示的儲(chǔ)能電容取決于決策或信號(hào)。

上述概念解釋假設(shè)位電容短路至 位試用前的共模。在更一般的情況下，采樣位

電容器的底板在位試驗(yàn)之前可能沒有短路（如果有） 是一個(gè)單獨(dú)的子范圍 ADC，用于決定前幾個(gè) MSB。在這種情況下， 采樣電容器的底板的初始值可能為 V在相反

固定 V厘米就在位判定應(yīng)用于位電容之前。 我們將在數(shù)學(xué)上證明這仍然會(huì)導(dǎo)致信號(hào)獨(dú)立位 權(quán)重。圖15（a）顯示了采集階段的MSB電容，圖15（b） 顯示了 MSB

在位試用期間的情況。未顯示DAC輸出負(fù)載電容 在數(shù)字中。為簡(jiǎn)單起見，我們首先假設(shè)只有 MSB 獲取

來自儲(chǔ)能電容器的基準(zhǔn)電壓源，這可能會(huì)導(dǎo)致基準(zhǔn)電壓下降，原因如下： 費(fèi)用分?jǐn)?。所有低位都有理想的基?zhǔn)電壓源。應(yīng)用費(fèi)用 在采集階段結(jié)束之前節(jié)點(diǎn) 1 和節(jié)點(diǎn) 2

上的守恒規(guī)則 在轉(zhuǎn)換階段結(jié)束時(shí)（節(jié)點(diǎn) 3 和 4 收斂到 V厘米如 好吧），我們可以得出以下結(jié)論：

其中 VrN-1是儲(chǔ)能電容上的參考?jí)航礐r。N-1之后

電荷共享，V裁判是理想的基準(zhǔn)電壓，BN-1是位判定+1 或 -1。我們看到 VrN-1與輸入電壓 V 成正比在.MSB 權(quán)重在 因此，轉(zhuǎn)換結(jié)束與 Vr

成正比N-1因此 V在:

其中 wn-1，ID是僅由MSB電容值定義的理想重量。這 聚合 ADC 輸出 D外定義如下：

其中 b我是位決策 ±1， W我是對(duì)應(yīng)的半位權(quán)重。然后我們有 D外如下所示，因?yàn)槲覀兗僭O(shè)除 MSB

之外的所有位權(quán)重都是理想的：

將 （3） 和 （4） 插入 （6），我們得到：

我們可以進(jìn)一步定義α我和β我奧斯特

所以我們有：

根據(jù)定義：

求解（10）和（11），我們得出：

我們看到 D外即使 MSB 有信號(hào)，也有效地與信號(hào)無關(guān) 相關(guān)基準(zhǔn)電壓下降如（3）所示。和有效MSB位重量

不依賴于 V在，不像 wN-1'在（4）中。從上面的推導(dǎo)中概括出來， 現(xiàn)在讓我們假設(shè)每個(gè)位電容都有其對(duì)應(yīng)的儲(chǔ)能電容 SAR

DAC，我們將得出以下一般公式：

實(shí)際上，每個(gè)儲(chǔ)能電容器的電荷共享有助于 遵循常量和 D外也可以改寫為：

由電容值定義的理想位粗按常數(shù)從 儲(chǔ)能電容電荷共享。和有效半位重量（wi，id是

定義為半位權(quán)重）如下所示：

有趣的是，位權(quán)重w我不再對(duì)應(yīng)于 DAC 位試驗(yàn)時(shí)的輸出步長(zhǎng)。例如，MSB 的 DAC 輸出步長(zhǎng) 位試用與

V 成線性比例在由于位電容具有V在作為其首字母 價(jià)值。（10） 和 （11） 表示 V在相關(guān)DAC輸出階躍將更進(jìn)一步 由較低位解析，導(dǎo)致有效位權(quán)重為 （12）

和 （13） 與信號(hào)無關(guān)。這種技術(shù)的一個(gè)警告是，因?yàn)橐檬?在位試驗(yàn)期間不由有源電路驅(qū)動(dòng)，輸入信號(hào)相關(guān) DAC中的非線性寄生電容將影響

儲(chǔ)能電容和相應(yīng)的位電容。這在實(shí)踐中 將此技術(shù)的應(yīng)用限制在 18 位 ADC 及以下，假設(shè)我們是 不使用非常大的儲(chǔ)能電容器以節(jié)省面積。另一方面，任何

DAC電容陣列中的固定寄生電容不會(huì)影響信號(hào) 位權(quán)重的獨(dú)立性，因?yàn)樗鼈儍H修改電荷共享比率 在儲(chǔ)能電容器和相應(yīng)的位電容器之間，產(chǎn)生

略有不同，但仍是信號(hào)獨(dú)立的位權(quán)重。

C. 使用LSB電容器進(jìn)行校準(zhǔn)

為了校正由于失配、寄生效應(yīng)和儲(chǔ)電容電荷均分誤差引起的位重誤差，需要執(zhí)行校準(zhǔn)以幫助實(shí)現(xiàn)16位電平 線性。在

文獻(xiàn)。在 [31] 和 [32] 中，基于均衡的數(shù)字引擎用于查找 ADC 位權(quán)重。對(duì)于相同的輸入，它們需要不同的ADC決策路徑

使其工作。在[33]中，流水線SAR ADC使用后臺(tái)校準(zhǔn) 位權(quán)重在第一階段。在 [34] 中，引入了一個(gè)額外的 DAC 測(cè)量主SAR

DAC中的位權(quán)重誤差。最近，校準(zhǔn) 引入了使用額外試驗(yàn)的方法[35]，盡管它僅適用于模擬 位重量補(bǔ)償。

圖 16.使用現(xiàn)有 LSB電容器陣列進(jìn)行 SAR ADC 校準(zhǔn)。

此處提出的開銷最小的片上前臺(tái)校準(zhǔn)與此類似 在概念上為 [17] 和 [36]。但是，我們可以校準(zhǔn)較低的位

這對(duì)于精密ADC也至關(guān)重要。ADC 測(cè)量位權(quán)重 校準(zhǔn)期間補(bǔ)償數(shù)字域中的誤差 操作。而不是使用后臺(tái)或引入額外的基準(zhǔn)DAC

測(cè)量位權(quán)重，ADC中的一些LSB（本設(shè)計(jì)中的B4R-B0）為 用于校準(zhǔn)更有效的位（B4及以上），如圖16所示。B4 是 首先使用現(xiàn)有的SAR

ADC反饋環(huán)路使用b4r-b0進(jìn)行測(cè)量，而 ADC輸入接地，b4以上的所有位均未經(jīng)過導(dǎo)振。具體來說，我們 強(qiáng)制 b4 為 0 并獲取與 b4 對(duì)應(yīng)的 ADC

輸出代碼 力 0 處的權(quán)重，加上 ADC 偏移，然后我們強(qiáng)制 B4 到 1 以獲得另一個(gè) 一組輸出代碼，廣義公式如下所示：

為了消除偏移量，我們減去兩者得到：

校準(zhǔn) b4 后，使用 b5-b4 測(cè)量 b0，依此類推，如廣義 在以下等式中：

對(duì)每個(gè)位權(quán)重進(jìn)行多次測(cè)量，以平均影響 的噪音。由于冗余（例如 b4r）可用，因此可以進(jìn)行此校準(zhǔn)

以增加測(cè)量位重量誤差的可用范圍，如圖 17 所示， 否則，如果位權(quán)重較大，LSB 將無法測(cè)量位權(quán)重 比標(biāo)稱重量。此外，如[36]所述和圖18所示，ADC

偏移會(huì)占用 LSB 測(cè)量范圍。為了實(shí)現(xiàn)16位電平線性度， 像B4這樣的低位也需要校準(zhǔn)。系統(tǒng)中的偏移可能更大 比這些較低位的校準(zhǔn)范圍。為了解決這個(gè)問題，我們介紹

校準(zhǔn)期間使用固定抖動(dòng)進(jìn)行偏移消除。圖6（a）說明 我們將B11-B0重新用作抖動(dòng)電容器。在前臺(tái)校準(zhǔn)期間，我們 測(cè)量ADC失調(diào)，并通過應(yīng)用適當(dāng)?shù)氖д{(diào)量來消除它

使用抖動(dòng)電容器。因此，ADC在位權(quán)重期間似乎無偏移 校準(zhǔn)，使我們能夠校準(zhǔn)比 [17] 中小得多的鉆頭重量 以及 [36]，這對(duì)于實(shí)現(xiàn)精密 ADC

性能至關(guān)重要。

圖17.帶冗余的電容器測(cè)量。

圖18.通過施加固定抖動(dòng)量進(jìn)行失調(diào)補(bǔ)償?shù)碾娙萜鳒y(cè)量。

D. 統(tǒng)計(jì)殘留物測(cè)量

圖19.SAR轉(zhuǎn)化殘基的統(tǒng)計(jì)殘基測(cè)量（SRM）。（a） 框圖。（b） 累積分布函數(shù)（CDF），根據(jù)決策概率P推導(dǎo)出殘余值。

如前所述，在LSB重復(fù)之后，DAC輸出或比較器輸入 仍然包含一個(gè)小的殘余誤差V分辨率.有限

V分辨率是由于轉(zhuǎn)換 噪聲以及量化誤差。如[37]-[39]所述，我們可能會(huì)采取 噪聲比較器測(cè)量V值的優(yōu)勢(shì)分辨率從而改善 總體 ADC 精度。圖 19 說明了 V

如何分辨率測(cè)量工作。假設(shè) 比較器具有高斯噪聲，其累積分布函數(shù) （CDF） 定義為：

我們表示：

我們可以推導(dǎo)出 V分辨率奧斯特

在常規(guī)試驗(yàn)或LSB重復(fù)結(jié)束時(shí)，比較器得出一個(gè)數(shù)字 的順序決策，其輸入保持不變?；诟怕?/p>

在決策1中，小比較器輸入可以用（25）進(jìn)行估計(jì) 了解比較器噪聲水平。數(shù)字中的小型查找表 （LUT） 引擎可用于近似解此非線性 （25） 和

ADC數(shù)字輸出得到相應(yīng)補(bǔ)償。與[38]和 [39]，我們工作中比較器決策的數(shù)量可以在硅中變化 以證明有效性并檢查測(cè)量數(shù)據(jù)的權(quán)衡。

僅當(dāng)ADC運(yùn)行速度低于16 MS/s時(shí)，才會(huì)啟用此技術(shù)，因此

在所有位試驗(yàn)之后，我們?cè)谵D(zhuǎn)換階段還有時(shí)間，允許 讓比較器在之后觸發(fā)多次以估計(jì)其輸入 電壓，即DAC輸出殘余電壓。

圖20.芯片顯微照片。

圖21.模數(shù)轉(zhuǎn)換器電源故障。

圖 22.典型直流線性度圖。（a）校準(zhǔn)前的DNL。（b） 校準(zhǔn)后的DNL。（c） 校準(zhǔn)前的INL。（d） 校準(zhǔn)后的INL。

圖 23.使用 100 kHz輸入校準(zhǔn)后的典型交流頻譜。

圖 24.交流性能。（a）SFDR/SNDR/SNR 與 Fs = 16 MS/s. （b） SFDR/SNDR/SNR 與 Fs 的 Fs = 100kHz。

圖25.隨LSB重復(fù)次數(shù)測(cè)量的ADC噪聲。

圖26.測(cè)量的ADC噪聲與SRM決策的數(shù)量。

圖27.SFDR與ISSCC和VLSI的奈奎斯特ADC在過去10年的比較，SFDR>85 dB或SNDR>80dB。

|

| **This

work** | **Hurrell

[1]** | **Bannon

[2]** | **Maddox

[3]** | **Kramer

[12]** | **Miki

| | 這項(xiàng)工作 | **赫瑞爾

[1]** | **班農(nóng)

[2]** | **馬多克斯

[3]** | **克萊默

[12]** | **三木

四、實(shí)驗(yàn)結(jié)果

該芯片采用55納米CMOS工藝制造。模具顯微照片如 圖 20，尺寸為 1.1 毫米 x 0.5

毫米。數(shù)字引擎，其中還包括 由于邏輯密集，校準(zhǔn)很小。ADC 輸入接口工作在 3.3 V，而所有其他電路使用1.2 V。默認(rèn)情況下，最佳 LSB 重復(fù)處于打開狀態(tài)

SRM 關(guān)閉以 16 Msps 的速度運(yùn)行。 圖 21 顯示了電源擊穿 其中，DAC功耗為11.6 mW，其中還包括估計(jì)的2.8 mW

電平轉(zhuǎn)換器。采樣電容大幅降低至1.14 pF （包括閃光采樣電容）用于精密ADC，特別注意 通過亞fF級(jí)寄生效應(yīng)進(jìn)行耦合，以保持16位線性度

性能。圖22顯示了校準(zhǔn)時(shí)的直流線性度性能 關(guān)斷續(xù)續(xù)。在校準(zhǔn)之前，我們看到INL誤差高達(dá)大約250 LSBpp 主要是由于儲(chǔ)能電容器的電荷分配誤差。后

校準(zhǔn)時(shí)，INL 為 -1.9/2.3 LSB。它受到采樣失真的限制，因?yàn)?避免了輸入自舉，以支持脈沖模式下的無源采樣。 圖23顯示了輸入信號(hào)為100

kHz的頻譜，交流性能為： 在圖 24 中總結(jié)，其中 SFDR/SNDR/SNR 與 F在和 Fs分別顯示。對(duì)于大多數(shù)精密應(yīng)用，輸入信號(hào)帶寬低于100 kHz，

保持超過 97.5 dB 的 SFDR。信噪比超過 78 dB 和等效 ADC噪聲約為3 LSB，符合我們的設(shè)計(jì)目標(biāo)。在圖25中，測(cè)得的ADC

噪聲與LSB重復(fù)次數(shù)的關(guān)系證明其有效性。 以較低頻率工作時(shí)，統(tǒng)計(jì)殘留測(cè)量 （SRM） 可以啟用以進(jìn)一步提高準(zhǔn)確性。圖26顯示了ADC噪聲與 SRM

決策的數(shù)量。我們觀察到ADC噪聲確實(shí)接近 隨著 SRM 決策數(shù)量的增加，對(duì)噪聲水平進(jìn)行采樣。請(qǐng)注意，對(duì)于兩者 噪聲圖，轉(zhuǎn)換噪聲配置為較高以主導(dǎo)采樣

噪音，以更好地觀察效果。圖 27 中的曲線比較了線性度 該ADC與ISSCC和VLSI最近的奈奎斯特ADC在 過去10年的SFDR>85

dB或SNDR>80 dB[40]。與最近的比較 表1給出了公開的中速和高分辨率SAR ADC。[1] 和 [2] 使用流水線 SAR 架構(gòu)，面積大約大

10×，面積大 20× 更大的輸入電容。此外，所有其他精密ADC（16位+）都依賴于 片外校準(zhǔn)，因此大大增加了測(cè)試成本。

五、結(jié)語

在 16 nm CMOS 中實(shí)現(xiàn) 16 MS/s 操作的精密 55 位 SAR ADC 是

本文介紹。它支持連續(xù)模式和脈沖模式 操作。通過小電容器實(shí)現(xiàn)快速轉(zhuǎn)換和小面積 陣列和信號(hào)無關(guān)，每個(gè)位電容DAC一個(gè)儲(chǔ)能電容 結(jié)構(gòu)。片上校準(zhǔn)開銷最小，校準(zhǔn)幅度更低

位有助于確保ADC達(dá)到16位精度。最佳 LSB 重復(fù)和 統(tǒng)計(jì)殘留物測(cè)量進(jìn)一步提高了ADC的精度和效率。 與傳統(tǒng)的精密SAR

ADC相比，該ADC的面積小10×20× 更小的采樣電容和片上校準(zhǔn)使其非常適合 適用于精密 SoC 應(yīng)用。據(jù)我們所知，這項(xiàng)工作也是第一次快速

深亞微米CMOS節(jié)點(diǎn)中的精密SAR ADC。