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多個轉換器的同步對于雷達、電子戰(zhàn) （EW）、超聲波和其他使用數(shù)字波束成形技術以操縱大數(shù)據(jù)場的多通道應用等應用非常有用。需要注意的是，當使用GSPS模數(shù)轉換器（ADC）時，需要相同的要求來促進同一系統(tǒng)內多個轉換器的同步。但是，速度和界面使這更難實現(xiàn)。
本文將介紹兩種方法：確定性延遲的使用和JESD204B接口數(shù)據(jù)字內控制位的使用。這兩種方法都是JESD204B子類1的特點。新發(fā)布的AD9625 （12位、2.5 GSPS ADC）用作測試工具，提供多個轉換器同步所需遵循的設計規(guī)則的基線結果。
概述和方法
同步多個ADC是航空航天和國防工業(yè)的基本要求。AD9625是一款12位、2.5 GSPS ADC，其標準特性之一是便于同步多個轉換器。同步定義為使每個轉換器達到等于或小于單個時鐘周期的精度的能力，僅取決于ADC的孔徑抖動、時鐘抖動和時鐘分配精度。AD9625采用符合標準JESD204B接口技術的高速串行數(shù)據(jù)通道。基于JESD204B的轉換器在市場上仍然相對較新，許多用戶是第一次采用這項技術，擔心同步多個設備的能力。本文應消除部分或全部這些問題，因為使用相對簡單的臺架測試設置來成功同步兩個轉換器并顯示可擴展性。
有兩個獨特的選項可用于將多個AD9625同步在一起。一種方法是使用確定性延遲，然后必須針對每個單獨的數(shù)據(jù)路徑調整延遲，以糾正時序不匹配。因此，本文將不介紹此方法。本文重點介紹使用通常稱為時間戳方法的第二個選項。請記住，這兩種方法都是JESD204B子類1的特性，該子類9625用作AD<>設計的一部分。在本文中，時間戳方法將是重點，主要是因為無需測量從每個轉換器到每個FPGA的時間延遲。對于較大的系統(tǒng)，這一點尤其重要，因為可以使用數(shù)百個轉換器，這些轉換器可用于地面雷達系統(tǒng)等應用。
在我們繼續(xù)之前，一個將從同步中受益的關鍵應用是雷達。在這種情況下，不需要絕對時間測量。設計人員只需要關注從一個接收元素到下一個接收元素的相對時間。最后，使用時間戳時，數(shù)據(jù)處理的強度較低，因為FPGA或處理器僅在每個數(shù)據(jù)集中查找時間標記。使用此時間標記，設計人員可以對齊數(shù)據(jù)，并從每個轉換器路徑的定義同步點運行算法。無需擔心每個轉換器到其各自FPGA的走線長度距離，這些距離是無限數(shù)量的轉換器/FPGA對。這種布線可能會跨越多個電路板，使其在應用設計中更加有用。本文 介紹 同步 高速 GSPS 轉換器 時 應 遵循 的 基本 設計 規(guī)則、 需要 采取 的 測試 步驟 以及 預期 的 最終 結果。
關于JESD204B的說明
AD9625是一款12位、2.5 GSPS高速ADC，串行輸出符合JESD204B標準。在JESD204B標準中，有多個子類針對不同的目的進行了優(yōu)化。有關JESD204B的更多詳細信息，請參閱子類的完整列表。
AD9625使用子類1，這對于如何執(zhí)行這種同步方法至關重要。子類 1 使用 SYSREF 信號來對齊串行輸出數(shù)據(jù)。SYSREF信號被時鐘輸入轉換器的輸出數(shù)據(jù)。這種布置允許SYSREF與轉換時鐘同步，并確保每個分布式SYSREF信號同時到達每個轉換器。這將生成一個標記或時間戳，放置在JESD204B串行輸出數(shù)據(jù)中，顯示同步數(shù)據(jù)分析應開始的確切點。
AD9625提供兩種使用該標記的選項。設計人員可以使用作為整個 16 位 JESD 字一部分的單獨控制位，或者用 SYSREF 時間戳替換轉換器的 LSB。應該注意的是，本文中描述的測試使用了LSB選項。同樣重要的是要注意，這些控制位的實現(xiàn)以及用于同步多個轉換器的方式不是JESD規(guī)范的一部分。JESD字中每個控制位的名稱由每個單獨的轉換器設計自行決定，并且可能因轉換器而異。
測試設置
圖 1 中的設置顯示了如何同步兩個轉換器。理論上，可以同步的轉換器數(shù)量沒有限制。從正確設計的AD9625電路板開始，如圖2和圖3所示，測試設置需要以下設備：
兩臺運行 Windows 操作系統(tǒng)的標準臺式機/筆記本電腦?
兩個賽靈思 VC707 開發(fā)套件?
兩塊AD9625 FMC板，AD-FMCADC2-EBZ
泰克 HFS 9009 脈沖發(fā)生器和激勵系統(tǒng)
兩臺羅德與施瓦茨SMA100A信號發(fā)生器，帶B22低相位噪聲選項?
兩根 24 GHz 匹配射頻電纜，用于時鐘和 SYSREF 連接
圖1.測試設置及其主要互連的框圖。
圖2.AD9625 帶同步連接的 FMC 板 （AD-FMCADC2-EBZ）。
圖3.AD-FMCADC2-EBZ 連接到 FMC1，VC707 Xilinx 開發(fā)中的 HPC 插槽。
信號發(fā)生器（SMA100A）為每個轉換器提供2.5 GHz采樣時鐘。然后使用 5350–244 皮秒脈沖實驗室功率分配器將單個輸出分成兩個時鐘。然后，從兩個分壓輸出將一對相位和長度匹配的電纜連接到每個AD9625板。這可確保時鐘在到達每個轉換器時是同步的。
脈沖發(fā)生器（HFS 9009）的任務是生成SYSREF信號。脈沖發(fā)生器是專門為此任務選擇的，因為它提供多個具有合理低抖動的差分輸出，并且能夠使一個差分輸出相對于另一個差分輸出偏斜，從而能夠根據(jù)需要相對于采樣時鐘移動SYSREF信號的位置，以確保不違反建立和保持時間。
接下來，模擬輸入也必須以與采樣時鐘相同的方式進行分離。使用另一個帶有一對相控匹配電纜的功率分配器可確保兩個模擬輸入信號同時到達每個轉換器的輸入。
AD9625 （AD-FMCADC2-EBZ） 板通過 HPC FMC 連接器連接到 VC707 評估平臺。Xilinx ChipScope 和 SDK 軟件工具用于與 VC707 接口，并實施時間戳程序并捕獲數(shù)據(jù)。
測試程序
要手動觸發(fā)SYSREF，需要激活脈沖發(fā)生器以對齊每個轉換器的SYSREF信號。檢測到 SYSREF 標記后，每個 FPGA 將執(zhí)行數(shù)據(jù)捕獲，如圖 4 所示。
圖4.Xilinx 芯片示波器屏幕截圖顯示使用 SYSREF 觸發(fā)的數(shù)據(jù)捕獲。
每條紅線代表一個LSB SYSREF標記，而藍色波形表示實際捕獲的數(shù)據(jù)。如上所示成功捕獲數(shù)據(jù)后，數(shù)據(jù)將被導出以在 MATLAB 中進行處理。?
同步結果
在 MATLAB 中分析導出的原始數(shù)據(jù)后，可以將每個 ADC 的時域重建數(shù)據(jù)繪制在彼此之上（圖 5）。
圖5.時域中原始數(shù)據(jù)的 MATLAB 重建。
圖6顯示了圖5放大后的上升沿。水平軸表示樣本。代表兩個獨立且同步的ADC/FPGA數(shù)據(jù)集的藍線和紅線之間的增量在視覺上看起來小于一個樣本偏差。
圖6.圖5的放大視圖，上升沿。
表1查看了樣本相位增量的子集，因為它與圖1中具有710 MHz模擬輸入的測試配置設置有關。
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| 樣品集 | 第 1 階段 | 第 2 階段 | 相位增量 | 樣本增量 |
| 1 | –2.5598 | –2.2897 | –0.2701 | –0.1513 |
| 2 | 2.5860 | 2.8579 | –0.2719 | –0.1523 |
| 3 | 0.0940 | 0.3648 | –0.2708 | –0.1517 |
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表1中的測試結果顯示，模擬輸入工作頻率為710 MHz，三個單獨的捕獲產生了同樣準確的結果。同樣，每個結果同步到±0.5個樣本以內。請注意，在測試設置中對兩個源進行相位鎖定以提供同步采樣時鐘和SYSREF輸入非常重要。如果這兩個邊沿在時間上相對于彼此自由移動，而不是鎖相，那么從統(tǒng)計學上講，預期最終會經(jīng)常違反設置和保持時間。
隨著市場上新的和即將推出的JESD204時鐘分配IC，如HMC7044、AD9525和AD9528，它將自動處理每個時鐘和SYSREF輸入的鎖相。
結論
使用這種測試設置方法證明，通過使用SYSREF和時間戳方法，兩個AD9625、12位、2.5 GSPS ADC可以與JESD204B高速串行數(shù)字接口同步，達到優(yōu)于一個采樣精度。雖然這種方法使用了大量的臺式測試設備，這很麻煩，但很快就可以使用ADI公司新發(fā)布的時鐘器件實現(xiàn)相同的同步設置，從而提供更簡單的解決方案。
除了證明兩個轉換器之間的同步之外，本文還概述了這一概念可以擴展為包含多個轉換器，其中雷達、電子戰(zhàn)和軍事通信應用等應用將在GSPS速度下從這種新功能中受益匪淺。
審核編輯：郭婷
工商網(wǎng)監(jiān)
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