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下一代5G網(wǎng)絡(luò)的愿景是相比現(xiàn)有的4G網(wǎng)絡(luò)，在容量、覆蓋范圍和連接性方面實現(xiàn)數(shù)量級提升，同時大大降低運營商和用戶的每bit數(shù)據(jù)成本。
5G新無線電(NR)標(biāo)準(zhǔn)化第一階段的重點是定義一種無線電接入技術(shù)（RAT），利用新的寬帶頻率分配（包括6GHz以下和24GHz以上的頻段），以實現(xiàn)國際移動通信2020年及之后的愿景展望中提出的大峰值吞吐量和低延時。
圖1：5G使用案例
FWA部署
通過利用NR RAT，尤其是在毫米波頻段方面實現(xiàn)的改進(jìn)，移動網(wǎng)絡(luò)運營商只需花費傳統(tǒng)電纜和光纖到戶設(shè)施的一小部分時間和成本即可向家庭、公寓和企業(yè)提供千兆固定無線接入(FWA)服務(wù)。FWA描述了一個集中的分扇區(qū)的BTS與多個固定或移動用戶之間的無線連接，如圖2所示。
圖2：城市郊區(qū)環(huán)境中的FWA
以任意城市郊區(qū)為例，假設(shè)每平方公里有800個家庭，BTS站點間距離（ISD）為500m，運營商需要設(shè)置至少9個蜂窩站點，形成23個扇區(qū)。此時，每個扇區(qū)覆蓋約35個家庭。如果提供1Gbps服務(wù)且網(wǎng)絡(luò)超額利用率為目前的5倍，那么每個BTS的容量約為5Gbps，對應(yīng)每個扇區(qū)平均BTS總?cè)萘繛?Gbps，可以提供400MHz的帶寬。再假設(shè)該郊區(qū)有35%的用戶簽約使用1Gbps服務(wù)，費用為100美元/月，則收入為14000美元/扇區(qū)/年，177000美元/平方公里/年。
由此可見，較大的覆蓋范圍對于成功實現(xiàn)FWA商業(yè)化至關(guān)重要，運營商也會要求設(shè)備供應(yīng)商構(gòu)建能夠再最高規(guī)定限值下運行的BTS和CPE設(shè)備，以最大限度地提高覆蓋率和盈利能力。這樣一來，在運營商預(yù)期的成本、尺寸、重量和功率預(yù)算范圍內(nèi)構(gòu)建符合這些目標(biāo)要求的系統(tǒng)成為一大挑戰(zhàn)。選擇適當(dāng)?shù)那岸思軜?gòu)和RF半導(dǎo)體技術(shù)是應(yīng)對這一挑戰(zhàn)的關(guān)鍵。
按列饋電陣列
新興的毫米波有源天線均采用了兩種主要平面架構(gòu)，即「按列饋電陣列」和「全硅陣列」。
圖3：射頻前端位于陣外的按列饋電陣列
圖3是按列饋電陣列的典型架構(gòu)，在這種結(jié)構(gòu)中，控制IC位于陣列外部、進(jìn)行一對一驅(qū)動；列中所有單元增益/相位設(shè)置統(tǒng)一?？刂艻C與發(fā)射單元之間一般采取并聯(lián)饋電結(jié)構(gòu)。為簡單起見，圖3只展示了4*4的情況；實際生產(chǎn)中，行列可選取任意數(shù)字。
由于控制IC位于陣列外，因而可以采用高射頻功率的GaAs或GaN來驅(qū)動陣列，使得每個單元都具備極高的射頻功率，從而實現(xiàn)小陣列高發(fā)射EIRP。還可通過同時驅(qū)動天線柱的頂端和底端得到雙極化陣列。
該架構(gòu)的主要優(yōu)點有：
每個單元都具備高射頻功率；
每N列只需要N條控制IC射頻電路；
由于IC位于陣列區(qū)域之外，不需要受到其尺寸限制。
最后一點對GaAs或GaN工藝來說非常重要，因為這兩種半導(dǎo)體工藝的集成度有限，無法將控制元件整合到毫米波陣列的λ/2范圍中。當(dāng)然，這一點也隨之為射頻前端組件帶來了插入損耗，因為控制IC需要通過饋線來傳輸發(fā)射單元的射頻能量。
雖然發(fā)射端的插入損耗可以通過增加少量的有源單元即可彌補，但是接收端卻要增加一倍的數(shù)量。造成這種情況的原因有兩點：
接收端G/T值滿足10log(N)，其中N為陣列中單元個數(shù)，因此前端的損耗需要更多單元才能補償。
根據(jù)饋電損耗和接收機(jī)噪聲系數(shù)值的不同，饋電損耗對G/T的影響可能會超過1dB/dB。這意味著饋電損耗每產(chǎn)生1dB的變化，G/T便會降低1.5到2dB。縱然基于GaAs或GaN的按列饋電平面陣列具有較高的EIRP，但其接收性能很成問題。
按列饋電架構(gòu)的另一個缺陷在于它只能支持一維波束導(dǎo)向缺少二維波束導(dǎo)向?qū)τ谇捌诘?G固定無線接入應(yīng)用來說還不算大事；但對中低軌衛(wèi)星通信系統(tǒng)（LEO/MEO SATCOM）、移動衛(wèi)星通信系統(tǒng)及城區(qū)密集的5G小基站而言，二維掃描能力是必需的，按列饋電架構(gòu)便不合適了。
采用GaAs和GaN工藝實現(xiàn)控制IC還有一大問題便是無法對電路的振幅和相位變化進(jìn)行自補償。組件間|S21|和∠S21的變化分別可高達(dá)±2dB及±100°，不能自調(diào)便意味著要對陣列進(jìn)行校準(zhǔn)，對天線系統(tǒng)而言又是一筆巨大的成本開支。
此外值得注意的一點是，僅有少數(shù)全球性供應(yīng)商能實現(xiàn)6寸GaAs和GaN工藝，在同樣規(guī)模的生產(chǎn)力條件下，12寸的Si工藝顯然成本要低很多，更何況6寸GaAs和GaN工藝還不夠成熟。
陣列前端密度
早期的毫米波FWA BTS設(shè)計采用單獨的單極化發(fā)射和接收天線陣列，隨著相控陣單元之間的格柵間距越來越小，比如39GHz時已縮小到3.75mm。為了最大限度地減少饋電地插入損耗，需要將射頻前端組件置于靠近輻射單元的位置，以便將多種功能整體集成在裸片上或多芯片模塊封裝內(nèi)。為了實現(xiàn)所有功能的部署，我們要么成倍的提高陣列大小，以容納更多的RFFE組件，要么使用GaN等具有高功率的半導(dǎo)體材料。
此外，在半導(dǎo)體材料的選擇上，還要考慮耐溫性。由于SiGe的可靠性在溫度高于150°C時就會急劇下降，因此我們會選擇額定溫度為225°C的GaN-on-SiC，尤其是針對室外被動冷卻式相控陣。
全硅陣列
另一種有源天線架構(gòu)是全硅陣列，其波束控制IC位于內(nèi)部，如圖4所示。
圖4：全硅架構(gòu)使得射頻前端能夠嵌入陣列內(nèi)
波束導(dǎo)向控制IC包含了發(fā)射輸出、接收輸入、增益控制以及相位控制器件，全部集成在一塊硅片上。芯片可以是單一發(fā)射器、單一接收器或是半雙工發(fā)射/接收器。
該架構(gòu)的優(yōu)點在于可以將饋電損耗盡可能地降低，從而使發(fā)射EIRP和接收G/T的效率達(dá)到最大。同時，由于各個發(fā)射單元振幅和相位設(shè)置均不同，便可以實現(xiàn)LEO/MEO衛(wèi)星通信、移動衛(wèi)星通信和高密度城區(qū)所需的全幅二維掃描。同時，該架構(gòu)只采用了硅工藝，產(chǎn)能高、成本最低、供應(yīng)商充沛，無疑是另一大優(yōu)勢，而且硅材料集成度高，能夠?qū)崿F(xiàn)片上系統(tǒng)，因此可以植入一些功能來免去陣列校準(zhǔn)的必要。這些對毫米波衛(wèi)星通信和5G 有源天線等大規(guī)模市場而言非常重要，因為它們極需要壓低成本。
波束成型技術(shù)
有源天線主要應(yīng)用了三種通用的波束成型架構(gòu)：模擬、數(shù)字及混合成型。
全硅架構(gòu)下的模擬波束賦形通過對陣列中的每個單元加上模擬波束權(quán)重來實現(xiàn)（圖5）；按列饋電架構(gòu)下則對每列加權(quán)。進(jìn)行了模擬波束加權(quán)后，相干功率合成波束，后接一個頻率合適的下變頻器及ADC構(gòu)成接收天線系統(tǒng)。
圖5：模擬波束成型
數(shù)字波束成型（圖6）使用復(fù)雜的數(shù)字權(quán)重而非模擬權(quán)重，使用該技術(shù)在毫米波頻率下的陣列過于密集，二維掃描就不適用了。因為按列饋電架構(gòu)只能進(jìn)行一維掃描，電子器件都位于陣列外部，所以可以應(yīng)用數(shù)字波束賦形。同時，因為每個完整的接收器對應(yīng)一列而非一個單元，所消耗的直流功率顯著降低。
圖6：數(shù)字波束成型
數(shù)字波束賦形還有幾大難點，包括直流功耗高（尤其是在將大帶寬數(shù)字化的情況下）；信號通路復(fù)雜，其中大量I、Q數(shù)據(jù)點必須繞過陣列與數(shù)字處理器相連；本機(jī)振蕩器（LO）信號通道需要控制在陣列內(nèi)。不過，令人欣慰的是，如果這些困難都能迎刃而解，那這個架構(gòu)便具有極大的發(fā)揮空間，因為無需更改硬件就可以形成多個波束及零點，同時全陣列的增益能影響到每個波束。
數(shù)字波束成型的熱管理技術(shù)也頗具挑戰(zhàn)，但是即將問世的新型GaN FEM（有限元建模）可幫助解決這個問題，再加上新一代RF采樣DA/AD轉(zhuǎn)換器實現(xiàn)的功耗節(jié)省、毫米波CMOS收發(fā)器的改進(jìn)以及小信號集成度的提高，要不了多久，我們就能目睹更多全數(shù)字波束成型解決方案的部署。
圖7：采用數(shù)字波束成型和現(xiàn)成商用組件的陣列設(shè)計
混合波束成型是模擬與數(shù)字波束賦形的結(jié)合（圖8），其優(yōu)勢包括：
可以在毫米波頻率下使用；
靈活度高，無需更改硬件即可動態(tài)形成許多波束和零點；
單個單元不需要完整的射頻通路，每個子陣僅需一條。
圖8：接收通路的混合波束成型
混合波束成型有源陣列的基本框圖如圖9所示。此處，N個基帶信道用于驅(qū)動RF模擬波束成型器，進(jìn)而將信號分為M條路徑，并提供單獨的相位和振幅。流行的設(shè)計比率是16或64個有源單元對應(yīng)一個基帶信道，不過也要視實際部署而定。
圖9：采用混合波束成型的有源陣列
例如，如果采用熱點小基站（或在CPE終端側(cè)），那么一個1:16單面板就可以了；而一個宏BTS就需要1:64的面板，如果有24個子陣列，則對應(yīng)256512個有源單元和4~8個基帶信道。
RFFE半導(dǎo)體的選擇
RFFE技術(shù)選項取決于系統(tǒng)的全向輻射功率（EIRP）和G/NF要求。這兩者都由波束成型增益決定，而波束成型增益則由陣列大小確定，如圖10所示。
圖10：優(yōu)化RFFE技術(shù)與陣列大小的關(guān)系
上圖添加了最適合每種半導(dǎo)體技術(shù)的功率范圍指示，功率限值根據(jù)每項技術(shù)的基準(zhǔn)進(jìn)行設(shè)置，從而避免采用會降低組件可靠性或效率的外來功率合成或方法。隨著陣列大小越來越大（超過512個有源單元），每個單元的功率變得足夠小，以便使用SiGe；相反，如果采用GaN技術(shù)，則實現(xiàn)相同的EIRP所需的信道數(shù)減少為1/8或1/16。
對于可實現(xiàn)64dBm EIRP的陣列，圖11分析了波束成型器加前端的總PDISS與每個子陣列有源單元數(shù)量之間的關(guān)系。
圖11：64dBm EIRP的系統(tǒng)功耗與陣列大小以及EVM的關(guān)系
從圖中，我們可以看出，PA效率越低，隨之波束成型器的效率則也越低。換句話說，選擇將陣列大小增加8倍以實現(xiàn)完全采用SiGe的解決方案要付出一定的代價，因為輸入信號被分為更多條路徑，且需要使用線性偏置型耗電器件將信號放大。
相控陣的成本包括RF組件、印刷電路板材料和天線成本。采用化合物半導(dǎo)體前端可將陣列大小立即減少到1/8，同時PDISS不會增加。即使采用較低成本的印刷天線技術(shù)，也可以大大節(jié)省昂貴的天線基板材料成本?？紤]到組件成本，目前采用4英寸晶圓制成的150nm GaN-on-SiC，每平方毫米成本僅為8英寸130nm SiGe的4.5倍。隨著6英寸GaN生產(chǎn)線開始實現(xiàn)大批量生產(chǎn)，GaN的成本會降至SiGe的3倍。采用高功率密度型化合物半導(dǎo)體（如采用6英寸晶圓制成的GaN）時，可將完全采用SiGe的架構(gòu)原始裸片成本降低35%。雖然每個組件的硅技術(shù)成本較低，但整個系統(tǒng)的成本明顯更高。
基于Qorvo自行研發(fā)的FEM工具，在輸出功率相當(dāng)?shù)那闆r下，GaN PA的裸片尺寸只有GaAs PA的1/4，同時不會降低增益，且效率稍有提高?？紤]到采用LNA ，我們選擇了90nm GaAsPHEMT工藝，因為它的NF略占優(yōu)勢。然而，在考慮使用額外的焊線和50Ω匹配網(wǎng)絡(luò)后，其凈改進(jìn)只是幾個十分之一dB。經(jīng)過權(quán)衡分析我們得出，最好繼續(xù)采用允許PA、LNA和T/R開關(guān)進(jìn)行相互匹配的單片GaN設(shè)計。這樣的設(shè)計風(fēng)險更低，更易于裝配和測試，且可采用盡可能緊湊的MMIC。系統(tǒng)熱分析表明，GaN-on-SiC提供的更高結(jié)溫對于被動冷卻式陣列至關(guān)重要。
總結(jié)
FWA商業(yè)化很快就會實現(xiàn)，原因在于低成本頻譜資源豐富、早期監(jiān)管和標(biāo)準(zhǔn)制定工作得當(dāng)，并且運營商有機(jī)會快速開拓一個新市場。剩下的挑戰(zhàn)是要有可用的設(shè)備能夠以合理成本閉合鏈路。
用于5G和衛(wèi)星通信的有源毫米波天線在未來幾年將實現(xiàn)空前的量產(chǎn)，兩種主要的平面結(jié)構(gòu)已經(jīng)問世。一種基于GaAs或GaN工藝，IC位于陣列外；另一種基于硅工藝，IC位于陣內(nèi)。
作者：Hubery_Lee
編輯：黃飛
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工商網(wǎng)監(jiān)
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