在附件中是如何設(shè)置等長(zhǎng)線的規(guī)則指導(dǎo)，因?yàn)榻?jīng)常性的會(huì)忘記，所以經(jīng)撰寫下來(lái)，以供自己和他人參考，避免不必要的時(shí)間浪費(fèi)在查找資料上。
2020-08-10 12:35:58
各位大俠，Allegro16.6 T等長(zhǎng)是如何設(shè)置的呢，請(qǐng)幫幫忙啦~~~~
2016-02-29 08:22:15
allegro中 ddr等長(zhǎng)設(shè)置及繞線的步驟
2015-12-28 22:01:11
個(gè)人小結(jié)，希望能對(duì)那些還不會(huì)用allegro設(shè)置等長(zhǎng)規(guī)則的朋友有點(diǎn)作用。也歡迎同行交流。
2013-12-26 15:53:24
我需要畫1條50歐姆的特性阻抗線（射頻模塊到SMA天線），不知道allegro中的詳細(xì)操作步驟？請(qǐng)哪位賜教一下，謝謝
2015-03-04 10:50:33
/1bpr4Edh 密碼：eb61完整的整個(gè)視頻主要講解內(nèi)容：一.allegro軟件常用菜單介紹二.簡(jiǎn)單電路fanout1.走線和打孔2.IC及簡(jiǎn)單電路的fanout3.移動(dòng)、拷貝、及修改的靈活運(yùn)用4.fanout
2016-06-21 15:18:02
用AD15正常走線再貼線是沒(méi)有問(wèn)題的，但是當(dāng)繞完等長(zhǎng)再貼線時(shí)所繞部分會(huì)重復(fù)，總長(zhǎng)變長(zhǎng)。目前解決辦法是貼完線再一根根在所繞部分再重新Layout一下，請(qǐng)問(wèn)各路大神有沒(méi)有遇到此問(wèn)題并且有更好地解決辦法？
2018-09-03 11:13:04
我的AD9446的工作在LVDS模式下，請(qǐng)問(wèn)對(duì)于AD9446（100MHz），LVDS信號(hào)線的PCB走線的差分對(duì)間等長(zhǎng)有沒(méi)有要求？（PS：16對(duì)差分線，都做等長(zhǎng)好復(fù)雜）謝謝！
2023-12-18 06:26:51
Class會(huì)增加一個(gè) New Class，在該網(wǎng)絡(luò)組上右鍵，修改一個(gè)你想要的名字，如：SDRAM 等。單擊打開它，將需要等長(zhǎng)的網(wǎng)絡(luò)，從左邊選取并添加到右邊的窗口中。然后再點(diǎn)擊 關(guān)閉設(shè)置。二. 布線在布
2013-01-12 15:18:43
采集所有信號(hào)的值，就必須對(duì)信號(hào)傳輸?shù)难舆t進(jìn)行控制。等長(zhǎng)走線的目的就是為了盡可能的減少所有相關(guān)信號(hào)在 PCB 上的傳輸延遲的差異。至于 USB/SATA/PCIE 等串行信號(hào)，并沒(méi)有上述并行總線的時(shí)鐘
2020-07-14 14:30:31
AltiumDesigner等長(zhǎng)布線操作 我為大家介紹 等長(zhǎng)布線，”等長(zhǎng)走線“簡(jiǎn)單的理解就是讓指定網(wǎng)絡(luò)的走線”長(zhǎng)度“一樣。等長(zhǎng)走線的主要目的是為了補(bǔ)償同一組時(shí)序相關(guān)的信號(hào)線中延時(shí)較小的走線，盡量減小
2018-03-09 09:54:43
C6000的CPU執(zhí)行指令是流水線方式的，每個(gè)時(shí)鐘可以同時(shí)執(zhí)行8個(gè)指令，這樣一來(lái)，不會(huì)產(chǎn)生沖突嗎？比如第一條指令，賦值給一個(gè)寄存器；第二條指令，讀取這個(gè)寄存器的值；如果并行，這樣的話，第二條指令怎么能讀到第一條指令賦給寄存器的值呢？？用C或者匯編編寫程序時(shí)，要不要考慮這種沖突呢？謝謝您的回答
2019-01-15 10:27:23
本章教程主要在SPI單工通信方式下進(jìn)行1條時(shí)鐘線和1條雙向數(shù)據(jù)線配置，并進(jìn)行主機(jī)發(fā)送從機(jī)接收。 1、SPI簡(jiǎn)介及相關(guān)函數(shù)介紹SPI支持以三線同步串行模式進(jìn)行數(shù)據(jù)交互，加上片選線支持硬件切換主從模式
2023-04-25 16:47:06
本章教程主要在SPI單工通信方式下進(jìn)行1條時(shí)鐘線和1條雙向數(shù)據(jù)線配置，并進(jìn)行主機(jī)接收從機(jī)發(fā)送。 1、SPI簡(jiǎn)介及相關(guān)函數(shù)介紹關(guān)于SPI單工通信模式下1條時(shí)鐘線和1條雙向數(shù)據(jù)線配置介紹，在第46章已經(jīng)
2023-04-25 16:48:14
本章教程主要在SPI單工通信方式下進(jìn)行1條時(shí)鐘線和1條單向數(shù)據(jù)線配置，并進(jìn)行主機(jī)接收從機(jī)發(fā)送。 1、SPI簡(jiǎn)介及相關(guān)函數(shù)介紹關(guān)于SPI單工通信模式下1條時(shí)鐘線和1條單向數(shù)據(jù)線配置介紹，在第46章已經(jīng)
2023-04-25 16:50:41
`如附圖所示的多個(gè)DDR2地址線走線等長(zhǎng)大家是怎么做的（用pads），大家有什么好的方法嗎？共享一下，謝謝！`
2013-08-05 11:09:23
我正在使用 altium designer 設(shè)計(jì)一塊FPGA、DDR的板子。有一些疑惑，在繞等長(zhǎng)線時(shí)，有一些線有過(guò)孔有一些線沒(méi)過(guò)孔，我發(fā)現(xiàn)穿過(guò)孔的距離并沒(méi)有被計(jì)算在線長(zhǎng)中。那過(guò)孔豈不是會(huì)造成很大
2015-06-18 17:14:35
本帖最后由 宋一鋒 于 2016-11-25 17:53 編輯
PADS等長(zhǎng)走線教程
2016-11-18 15:06:20
PADS等長(zhǎng)走線教程
2013-04-27 23:34:35
PADS等長(zhǎng)走線教程
2014-11-25 01:10:28
`各們老師們，如何設(shè)置差分等長(zhǎng)自動(dòng)走曲形線，而不是蛇形線。在長(zhǎng)度約束里我設(shè)置數(shù)量也是最小了還是沒(méi)有像這樣的曲形線，是不是PADS沒(méi)有這個(gè)功能，請(qǐng)各們老師們幫小弟解答一下。`
2019-06-10 10:23:30
電阻RS值為O～33 Ω，并聯(lián)匹配電阻RT值應(yīng)該在25～68 Ω。本組內(nèi)的信號(hào)不要和數(shù)據(jù)信號(hào)組在同一個(gè)電阻排內(nèi)?？刂菩盘?hào)組：控制信號(hào)組的信號(hào)最少，只有時(shí)鐘使能和片選兩種信號(hào)。仍需要有一個(gè)完整的地平面和電源
2017-10-16 15:30:56
號(hào)的等長(zhǎng)約束一般都比較嚴(yán)格，基本會(huì)要求在等長(zhǎng)正負(fù)50mil以內(nèi)甚至更小。經(jīng)?？吹降倪€有內(nèi)存顆粒的等長(zhǎng)要求。有些約束說(shuō)DDR2的等長(zhǎng)要求數(shù)據(jù)線時(shí)鐘線等長(zhǎng)控制在正負(fù)50mil，地址線等長(zhǎng)控制在正負(fù)
2014-12-01 11:00:33
SDRAM要跑143M ，那SDRAM走線 有哪些要求？數(shù)據(jù)線等長(zhǎng)，地址線等長(zhǎng) ，時(shí)鐘線長(zhǎng)度各有什么要求？
2015-01-29 15:09:21
請(qǐng)問(wèn)各位大佬：TF數(shù)據(jù)線和時(shí)鐘線等長(zhǎng)，這種情況如何處理有一根數(shù)據(jù)線較長(zhǎng)，這時(shí)還是以時(shí)鐘線長(zhǎng)度為基準(zhǔn)嗎
2019-03-19 07:35:02
畫一組等長(zhǎng)線，某些線的等長(zhǎng)進(jìn)度條騙了我。以為達(dá)到設(shè)定的長(zhǎng)度會(huì)停下來(lái)，可是還是超出了好多。怎么設(shè)定讓他嚴(yán)格等長(zhǎng)
2014-12-31 11:27:41
；數(shù)字鍵2增大繞線拐角幅度；數(shù)字鍵3減小繞線Gap間距；數(shù)字鍵4增大繞線Gap間距；Shift+a可以直接在走線模式下繞點(diǎn)對(duì)點(diǎn)等長(zhǎng)Ctrl+鼠標(biāo)中鍵可以查看網(wǎng)絡(luò)長(zhǎng)度原創(chuàng)文章，轉(zhuǎn)載請(qǐng)注明： 轉(zhuǎn)載自 allegro小北PCB設(shè)計(jì)
2018-08-04 13:03:03
pcb editor里面調(diào)地址等長(zhǎng)線的時(shí)候右下角出現(xiàn)的提示條是什么意思？有紅色的綠色的？
2015-07-27 17:32:49
CB上的任何一條走線在通過(guò)高頻信號(hào)的情況下都會(huì)對(duì)該信號(hào)造成時(shí)延時(shí)，蛇形走線的主要作用是補(bǔ)償“同一組相關(guān)”信號(hào)線中延時(shí)較小的部分，這些部分通常是沒(méi)有或比其它信號(hào)少通過(guò)另外的邏輯處理；最典型的就是時(shí)鐘線
2019-05-22 02:48:05
protel 中兩個(gè)焊盤之間用多條導(dǎo)線連接要怎么設(shè)置？ 只要我第二條一連上第一條導(dǎo)線就會(huì)消失 。這可以設(shè)置嗎？
2012-09-03 11:25:03
想用一個(gè)串口收發(fā)兩條指令 。先發(fā)一條指令 ，回?cái)?shù)。判斷回?cái)?shù)正確在發(fā)另一條指令 ，回第二條回?cái)?shù)。采用堆棧結(jié)構(gòu)。堆棧0：堆棧1：運(yùn)行后buffer顯示：我希望是buffer2 中回第二條發(fā)數(shù)指令+第二條
2015-06-13 10:16:17
請(qǐng)教一下。我畫等長(zhǎng)差分線。這一條想走蛇形線。但是點(diǎn)不動(dòng)。。
2019-08-08 05:35:18
1、時(shí)鐘線等長(zhǎng)概念 在一塊主板上，從北橋芯片到CPU、內(nèi)存、AGP插槽的距離應(yīng)該相等，主板設(shè)計(jì)的基本要求，即所謂的“時(shí)鐘線等長(zhǎng)”概念。作為CPU與內(nèi)存連接橋梁的北橋芯片，在布局上是很有講究的。例如
2018-08-30 10:14:47
剛學(xué)ALLEGRO,一直搞不懂差分對(duì)設(shè)置等長(zhǎng)跟阻抗匹配的關(guān)系，不知附圖那樣設(shè)置對(duì)不對(duì)，求指點(diǎn)
2014-11-30 22:41:22
我在畫一原理圖，將Flash連在兩個(gè)接口上，想讓Flash到兩個(gè)接口都等長(zhǎng)，而因?yàn)閷儆谕痪W(wǎng)絡(luò)節(jié)點(diǎn)，結(jié)果弄成了一條線等長(zhǎng)，求指導(dǎo)啊
2013-01-15 15:59:40
、等長(zhǎng) （7）不要驅(qū)動(dòng)其他時(shí)鐘二、布線 （1）時(shí)鐘晶振：時(shí)鐘線先經(jīng)過(guò)負(fù)載電容，再到達(dá)晶振，周圍打孔，GND屏蔽 （2）同源時(shí)鐘：時(shí)鐘線的并聯(lián)匹配電阻靠近負(fù)載芯片，串聯(lián)電阻靠近時(shí)鐘芯片或者CPU
2019-05-21 09:34:14
如何將RXD與TXD倆條線經(jīng)過(guò)轉(zhuǎn)化后用一條線代替
2013-01-25 10:53:40
有一種新概念使您能夠只用兩條引線進(jìn)行4線電阻測(cè)量為什么使用4條線測(cè)量電阻？2x4線電阻測(cè)量是怎樣的？哪種萬(wàn)用表適合您？
2021-04-09 06:34:22
各位大俠：想請(qǐng)問(wèn)下，如何在Protel ***中設(shè)置手工不同網(wǎng)絡(luò)之間的等長(zhǎng)走線，越詳細(xì)越好！謝謝！
2012-09-15 22:44:01
文|原創(chuàng)：臥龍會(huì) 不安分的饅頭相信很多LAYOUT 工程師都聽說(shuō)過(guò)高端產(chǎn)品用ALLEGRO,低端產(chǎn)品用AD的說(shuō)法吧。當(dāng)然這種說(shuō)法也不是完全錯(cuò)誤，這個(gè)就見仁見智吧。畢竟ALLEGRO在高速布線方面確實(shí)
2018-01-12 17:09:48
在ALLEGRO中設(shè)置好T型接點(diǎn)后，如下圖所示據(jù)我的理解，ALLEGRO中T型接點(diǎn)等長(zhǎng)設(shè)置的是圖中BC和BD兩斷走線的等長(zhǎng)，對(duì)吧？？那如何設(shè)置AB走線的等長(zhǎng)？？
2017-07-07 17:55:14
畫等長(zhǎng)線的時(shí)候，兩根線的差距差了200MM，并且線的密集程度較大，怎么處理？另外 AD中的xSignals怎么用的，有啥用
2019-07-12 18:01:52
線沒(méi)有按規(guī)則走線這里我知道，這是為了達(dá)到等長(zhǎng)的要求才這樣處理的，如果兩條線完全等距就沒(méi)法滿足等長(zhǎng)要求了。4、另外我最想問(wèn)的就是關(guān)于數(shù)據(jù)線、地址線、時(shí)鐘線的等長(zhǎng)關(guān)系，數(shù)據(jù)線是組內(nèi)等長(zhǎng)他和時(shí)鐘線地址線沒(méi)有
2012-10-29 16:14:50
我用PROTEL99SE畫好了原理圖，開始進(jìn)行PCB布線，我想將圖示左邊的二條垂直相交的線在交點(diǎn)處畫2條斜線，結(jié)果它自動(dòng)將本來(lái)是一條線分成二段并與斜線組成二條新線，而我在旁邊沒(méi)有節(jié)點(diǎn)處這樣畫又可以實(shí)現(xiàn)的意圖，請(qǐng)問(wèn)是哪里設(shè)置關(guān)閉自動(dòng)合并操作。
2013-12-25 23:16:05
AD轉(zhuǎn)換芯片數(shù)字輸出A0-A11這12根數(shù)據(jù)線與FPGA連接時(shí)要做等長(zhǎng)嗎？
AD轉(zhuǎn)換芯片時(shí)鐘為70MHz，如果不需要，那么時(shí)鐘速率達(dá)到多少需要做等長(zhǎng)，就是畫蛇形線！
2023-12-12 08:15:53
AD轉(zhuǎn)換芯片數(shù)字輸出A0-A11這12根數(shù)據(jù)線與FPGA連接時(shí)要做等長(zhǎng)嗎？AD轉(zhuǎn)換芯片時(shí)鐘為70MHz，如果不需要，那么時(shí)鐘速率達(dá)到多少需要做等長(zhǎng)，就是畫蛇形線！
2019-01-21 15:55:14
DDR3的數(shù)據(jù)線等長(zhǎng)是怎么設(shè)置長(zhǎng)度的
2019-07-17 04:47:35
跪求Altium designer中單線等長(zhǎng)和差分等長(zhǎng)以及保持原間距走線和等間距走線是怎么使用的，請(qǐng)求高人指點(diǎn)，謝謝！
2019-09-25 05:35:17
等長(zhǎng)線畫好之后 白色飛線如何刪除
2019-08-28 04:32:34
除了 I2C1 引腳 35 和 36 之外，CMWX1ZZABZ 中是否還有第二條 I2C 總線？我寧愿使用第二個(gè) I2C 而不是添加 MUX 來(lái)連接所有傳感器。
2022-12-15 07:03:55
在MCU和SRAM連接的數(shù)據(jù)線和地址線是分別做等長(zhǎng)（就是數(shù)據(jù)線一組自己做等長(zhǎng)，地址線一組做等長(zhǎng)），還是數(shù)據(jù)線和地址地址線一起做等長(zhǎng)？另外那些SRAM的片選信號(hào)線等控制線需要做等長(zhǎng)嗎？是自己等長(zhǎng)還是和數(shù)據(jù)線地址線一起？SRAM布線是對(duì)走線的長(zhǎng)度有沒(méi)有限制？
2019-09-19 23:25:09
請(qǐng)問(wèn)一下allegro如何使二條時(shí)鐘線等長(zhǎng)？
2021-04-25 08:47:46
有個(gè)項(xiàng)目很糾結(jié)，希望大家?guī)兔獯鹣拢?b class="flag-6" style="color: red">用的芯片主要有一塊DSP芯片，一塊DDR2芯片，一塊FLASH芯片等，在走線的時(shí)候這3個(gè)芯片之間的數(shù)據(jù)線，地址線需不需要等長(zhǎng)走線？
2019-09-26 05:38:04
差分線何時(shí)要考慮線的等長(zhǎng)？如果要考慮使用等長(zhǎng)線的話，兩根信號(hào)線之間的長(zhǎng)度之差最大不能超過(guò)多少？如何計(jì)算？
2019-05-20 05:35:12
用AD16畫等長(zhǎng)時(shí) ，地址線已經(jīng)都連接上了，但是顯示長(zhǎng)度都為0，怎么解決呢？
2019-06-11 05:35:35
如果我把DDR的數(shù)據(jù)線的高8位分為一組，低8位分為一組，組內(nèi)等長(zhǎng)，這兩組線的長(zhǎng)度是不是要一樣長(zhǎng)？然后我把地址線，控制線，時(shí)鐘線分為一組等長(zhǎng)，地址線，控制線，時(shí)鐘線的長(zhǎng)度是不是要與數(shù)據(jù)線的長(zhǎng)度一樣長(zhǎng)，還是怎么樣？？？
2019-06-14 05:35:21
范圍，而不是等長(zhǎng)。又因?yàn)轱w行時(shí)間的最小時(shí)序要求一般都可以滿足，也就是第二個(gè)公式在很多場(chǎng)合可以忽略不計(jì)，帶給PCB設(shè)計(jì)的要求就是符合第一個(gè)公式，結(jié)論就是走線越短越好。任何因?yàn)椴⒉淮嬖跁r(shí)序要求而做的整個(gè)總線繞等長(zhǎng)，而又為了繞等長(zhǎng)而導(dǎo)致這個(gè)總線的布線度增加，串?dāng)_增加，這樣的設(shè)計(jì)是錯(cuò)誤的，失敗的例子非常多。
2014-10-21 09:35:50
對(duì)于簡(jiǎn)單走線等長(zhǎng)在以前文檔中都有涉及這里不再?gòu)?fù)述了,下面內(nèi)容將給大家介紹一下有關(guān)Xnet等長(zhǎng)的設(shè)置問(wèn)題, 如現(xiàn)在主板DD
2010-06-28 09:38:18
27423 
allegro_差分線等長(zhǎng)設(shè)置，有需要的下來(lái)看看
2016-02-22 16:15:35
62 第一步：連接好需要繞等長(zhǎng)的線，
第二步： T+R T+R開始繞等長(zhǎng)， TABTAB 鍵調(diào)出等長(zhǎng)屬性設(shè)置框
第三步：滑動(dòng)走蛇形線即可；
2016-09-12 16:13:300 有了單線的自動(dòng)等長(zhǎng)，那就肯定不會(huì)放過(guò)板上隨處可見的差分了，看大招——Auto-interactive Phase Tune?，F(xiàn)在板子的速率越來(lái)越高，板上的差分線也就跟著越來(lái)越多，對(duì)內(nèi)等長(zhǎng)的工作量自然就加大了。但是自從有了繞線新功能，就再也不擔(dān)心繞等長(zhǎng)費(fèi)時(shí)多啦。步驟和單線繞等長(zhǎng)一樣，簡(jiǎn)單明了。
2018-10-19 15:33:4026240 經(jīng)常畫高速板的同學(xué)都知道，10個(gè)高速板有9個(gè)要繞等長(zhǎng)，而且內(nèi)存出現(xiàn)的頻率尤其頻繁，整的現(xiàn)在畫板子不繞兩下都有點(diǎn)不習(xí)慣。好在上期給大家介紹了幾種快的不能再快的繞等長(zhǎng)的方法，用allegro繞等長(zhǎng)還是非常任性的?？纯聪聢D，多么漂亮，整齊，干凈，密密麻麻繞的像一根根腸子似的等長(zhǎng)線。
2018-11-11 10:55:364915 本文檔的主要內(nèi)容詳細(xì)介紹的是Allegro PCB設(shè)計(jì)時(shí)等長(zhǎng)設(shè)置的一些方法與技巧解析。以DDR3（4pcs，fly-by 結(jié)構(gòu)）為例，講述一下在allegro 中如何添加電氣約束（時(shí)序等長(zhǎng)）。
2018-11-27 16:02:570 至于 USB/SATA/PCIE 等串行信號(hào)，并沒(méi)有上述并行總線的時(shí)鐘概念，其時(shí)鐘是隱含在串行數(shù)據(jù)中的。數(shù)據(jù)發(fā)送方將時(shí)鐘包含在數(shù)據(jù)中發(fā)出，數(shù)據(jù)接收方通過(guò)接收到的數(shù)據(jù)恢復(fù)出時(shí)鐘信號(hào)。這類串行總線沒(méi)有
2018-11-29 15:34:274989 等長(zhǎng)走線的目的就是為了盡可能的減少所有相關(guān)信號(hào)在 PCB 上的傳輸延遲的差異。至于 USB/SATA/PCIE 等串行信號(hào)，并沒(méi)有上述并行總線的時(shí)鐘概念，其時(shí)鐘是隱含在串行數(shù)據(jù)中的。數(shù)據(jù)發(fā)送方將時(shí)鐘
2019-04-26 15:27:2510423 
本例中需要實(shí)現(xiàn)PCI-e金手指到EMMC芯片等長(zhǎng)，包括D0-D7，CLK，CMD這10條網(wǎng)絡(luò)。查看各條網(wǎng)絡(luò)，確認(rèn)是否存在串聯(lián)匹配電阻。本例中，僅在時(shí)鐘線上存在，如下圖的高亮器件。
2019-06-22 09:44:228172 
在PCB設(shè)計(jì)中，等長(zhǎng)走線主要是針對(duì)一些高速的并行總線來(lái)講的。 由于這類并行總線往往有多根數(shù)據(jù)信號(hào)基于同一個(gè)時(shí)鐘采樣，每個(gè)時(shí)鐘周期可能要采樣兩次（DDRSDRAM）甚至4次，而隨著芯片運(yùn)行頻率的提高
2020-09-27 14:08:182505 
在PCB設(shè)計(jì)中，等長(zhǎng)走線主要是針對(duì)一些高速的并行總線來(lái)講的。 由于這類并行總線往往有多根數(shù)據(jù)信號(hào)基于同一個(gè)時(shí)鐘采樣，每個(gè)時(shí)鐘周期可能要采樣兩次（DDRSDRAM）甚至4次，而隨著芯片運(yùn)行頻率的提高
2020-10-24 09:29:388604 在 PCB 設(shè)計(jì)中，等長(zhǎng)走線主要是針對(duì)一些高速的并行總線來(lái)講的。由于這類并行總線往往有多根數(shù)據(jù)信號(hào)基于同一個(gè)時(shí)鐘采樣，每個(gè)時(shí)鐘周期可能要采樣兩次（DDR SDRAM）甚至 4 次，而隨著芯片運(yùn)行
2020-11-22 11:54:1718394 Allegro的全稱是CadenceAllegroPCBDesigner，是Cadence公司推出的一個(gè)完整的、高性能印制電路板設(shè)計(jì)套件。通過(guò)頂尖的技術(shù)，它為創(chuàng)建和編輯復(fù)雜、多層、高速、高密度
2022-05-13 09:28:251797 
Allegro（AiDT）自動(dòng)等長(zhǎng)介紹
2022-12-30 09:19:413
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