掌握集成電路封裝的特征以達(dá)到最佳EMI抑制性能

??? 將去耦電容直接放在IC封裝內(nèi)可以有效控制EMI并提高信號(hào)的完整性，本文從IC內(nèi)部封裝入手，分析EMI的來(lái)源、IC封裝在EMI控制中的作用，進(jìn)而提出11個(gè)有效控制EMI的設(shè)計(jì)規(guī)則，包括封裝選擇、引腳結(jié)構(gòu)考慮、輸出驅(qū)動(dòng)器以及去耦電容的設(shè)計(jì)方法等，有助于設(shè)計(jì)工程師在新的設(shè)計(jì)中選擇最合適的集成電路芯片，以達(dá)到最佳EMI抑制的性能?！?SPAN lang=EN-US>

Rick　Hartley
高級(jí)PCB硬件工程師
Applied　Innovation公司
rickh@aiinet.com　

現(xiàn)有的系統(tǒng)級(jí)EMI控制技術(shù)包括：1.　將電路封閉在一個(gè)Faraday盒中(注意包含電路的機(jī)械封裝應(yīng)該密封)來(lái)實(shí)現(xiàn)EMI屏蔽；2.　在電路板或者系統(tǒng)的I/O端口上采取濾波和衰減技術(shù)來(lái)實(shí)現(xiàn)EMI控制；3.　實(shí)現(xiàn)電路的電場(chǎng)和磁場(chǎng)的嚴(yán)格屏蔽，或者在電路板上采取適當(dāng)?shù)脑O(shè)計(jì)技術(shù)嚴(yán)格控制PCB走線和電路板層(自屏蔽)的電容和電感，從而改善EMI性能。　

EMI控制通常需要結(jié)合運(yùn)用上述的各項(xiàng)技術(shù)。一般來(lái)說(shuō)，越接近EMI源，實(shí)現(xiàn)EMI控制所需的成本就越小。PCB上的集成電路芯片是EMI最主要的能量來(lái)源，因此如果能夠深入了解集成電路芯片的內(nèi)部特征，可以簡(jiǎn)化PCB和系統(tǒng)級(jí)設(shè)計(jì)中的EMI控制?！?SPAN lang=EN-US>

PCB板級(jí)和系統(tǒng)級(jí)的設(shè)計(jì)工程師通常認(rèn)為，它們能夠接觸到的EMI來(lái)源就是PCB。顯然，在PCB設(shè)計(jì)層面，確實(shí)可以做很多的工作來(lái)改善EMI。然而在考慮EMI控制時(shí)，設(shè)計(jì)工程師首先應(yīng)該考慮IC芯片的選擇。集成電路的某些特征如封裝類型、偏置電壓和芯片的工藝技術(shù)(例如CMOS、ECL、TTL)等都對(duì)電磁干擾有很大的影響。本文將著重討論這些問(wèn)題，并且探討IC對(duì)EMI控制的影響。　

EMI的來(lái)源　

數(shù)字集成電路從邏輯高到邏輯低之間轉(zhuǎn)換或者從邏輯低到邏輯高之間轉(zhuǎn)換過(guò)程中，輸出端產(chǎn)生的方波信號(hào)頻率并不是導(dǎo)致EMI的唯一頻率成分。該方波中包含頻率范圍寬廣的正弦諧波分量，這些正弦諧波分量構(gòu)成工程師所關(guān)心的EMI頻率成分。最高EMI頻率也稱為EMI發(fā)射帶寬，它是信號(hào)上升時(shí)間而不是信號(hào)頻率的函數(shù)。計(jì)算EMI發(fā)射帶寬的公式為：　

F=0.35/Tr，其中：F是頻率，單位是GHz；Tr是單位為ns(納秒)的信號(hào)上升時(shí)間或者下降時(shí)間?！?SPAN lang=EN-US>

從上述公式中不難看出，如果電路的開(kāi)關(guān)頻率為50MHz，而采用的集成電路芯片的上升時(shí)間是1ns，那么該電路的最高EMI發(fā)射頻率將達(dá)到350MHz，遠(yuǎn)遠(yuǎn)大于該電路的開(kāi)關(guān)頻率。而如果IC的上升時(shí)間為500ps，那么該電路的最高EMI發(fā)射頻率將高達(dá)700MHz。眾所周知，電路中的每一個(gè)電壓值都對(duì)應(yīng)一定的電流，同樣每一個(gè)電流都存在對(duì)應(yīng)的電壓。當(dāng)IC的輸出在邏輯高到邏輯低或者邏輯低到邏輯高之間變換時(shí)，這些信號(hào)電壓和信號(hào)電流就會(huì)產(chǎn)生電場(chǎng)和磁場(chǎng)，而這些電場(chǎng)和磁場(chǎng)的最高頻率就是發(fā)射帶寬。電場(chǎng)和磁場(chǎng)的強(qiáng)度以及對(duì)外輻射的百分比，不僅是信號(hào)上升時(shí)間的函數(shù)，同時(shí)也取決于對(duì)信號(hào)源到負(fù)載點(diǎn)之間信號(hào)通道上電容和電感的控制的好壞，在此，信號(hào)源位于PCB板的IC內(nèi)部，而負(fù)載位于其它的IC內(nèi)部，這些IC可能在PCB上，也可能不在該PCB上。為了有效地控制EMI，不僅需要關(guān)注IC芯片自身的電容和電感，同樣需要重視PCB上存在的電容和電感?！?SPAN lang=EN-US>

當(dāng)信號(hào)電壓與信號(hào)回路之間的耦合不緊密時(shí)，電路的電容就會(huì)減小，因而對(duì)電場(chǎng)的抑制作用就會(huì)減弱，從而使EMI增大；電路中的電流也存在同樣的情況，如果電流同返回路徑之間耦合不佳，勢(shì)必加大回路上的電感，從而增強(qiáng)了磁場(chǎng)，最終導(dǎo)致EMI增加。換句話說(shuō)，對(duì)電場(chǎng)控制不佳通常也會(huì)導(dǎo)致磁場(chǎng)抑制不佳。用來(lái)控制電路板中電磁場(chǎng)的措施與用來(lái)抑制IC封裝中電磁場(chǎng)的措施大體相似。正如同PCB設(shè)計(jì)的情況，IC封裝設(shè)計(jì)將極大地影響EMI。　

電路中相當(dāng)一部分電磁輻射是由電源總線中的電壓瞬變?cè)斐傻?。?dāng)IC的輸出級(jí)發(fā)生跳變并驅(qū)動(dòng)相連的PCB線為邏輯“高”時(shí)，IC芯片將從電源中吸納電流，提供輸出級(jí)所需的能量。對(duì)于IC不斷轉(zhuǎn)換所產(chǎn)生的超高頻電流而言，電源總線始于PCB上的去耦網(wǎng)絡(luò)，止于IC的輸出級(jí)。如果輸出級(jí)的信號(hào)上升時(shí)間為1.0ns，那么IC要在1.0ns這么短的時(shí)間內(nèi)從電源上吸納足夠的電流來(lái)驅(qū)動(dòng)PCB上的傳輸線。電源總線上電壓的瞬變?nèi)Q于電源總線路徑上的電感、吸納的電流以及電流的傳輸時(shí)間。電壓的瞬變由下面的公式所定義：　

V=Ldi/dt，其中：L是電流傳輸路徑上電感的值；di表示信號(hào)上升時(shí)間間隔內(nèi)電流的變化；dt表示電流的傳輸時(shí)間(信號(hào)的上升時(shí)間)。　

由于IC管腳以及內(nèi)部電路都是電源總線的一部分，而且吸納電流和輸出信號(hào)的上升時(shí)間也在一定程度上取決于IC的工藝技術(shù)，因此選擇合適的IC就可以在很大程度上控制上述公式中提到的所有三個(gè)要素?！?SPAN lang=EN-US>

IC封裝在電磁干擾控制中的作用　

IC封裝通常包括：硅基芯片、一個(gè)小型的內(nèi)部PCB以及焊盤。硅基芯片安裝在小型的PCB上，通過(guò)綁定線實(shí)現(xiàn)硅基芯片與焊盤之間的連接，在某些封裝中也可以實(shí)現(xiàn)直接連接。小型PCB實(shí)現(xiàn)硅基芯片上的信號(hào)和電源與IC封裝上的對(duì)應(yīng)管腳之間的連接，這樣就實(shí)現(xiàn)了硅基芯片上信號(hào)和電源節(jié)點(diǎn)的對(duì)外延伸。貫穿該IC的電源和信號(hào)的傳輸路徑包括：硅基芯片、與小型PCB之間的連線、PCB走線以及IC封裝的輸入和輸出管腳。對(duì)電容和電感(對(duì)應(yīng)于電場(chǎng)和磁場(chǎng))控制的好壞在很大程度上取決于整個(gè)傳輸路徑設(shè)計(jì)的好壞。某些設(shè)計(jì)特征將直接影響整個(gè)IC芯片封裝的電容和電感?！?SPAN lang=EN-US>

首先看硅基芯片與內(nèi)部小電路板之間的連接方式。許多的IC芯片都采用綁定線來(lái)實(shí)現(xiàn)硅基芯片與內(nèi)部小電路板之間的連接，這是一種在硅基芯片與內(nèi)部小電路板之間的極細(xì)的飛線。這種技術(shù)之所以應(yīng)用廣泛是因?yàn)楣杌酒蛢?nèi)部小電路板的熱脹系數(shù)(CTE)相近。芯片本身是一種硅基器件，其熱脹系數(shù)與典型的PCB材料(如環(huán)氧樹(shù)脂)的熱脹系數(shù)有很大的差別。如果硅基芯片的電氣連接點(diǎn)直接安裝在內(nèi)部小PCB上的話，那么在一段相對(duì)較短的時(shí)間之后，IC封裝內(nèi)部溫度的變化導(dǎo)致熱脹冷縮，這種方式的連接就會(huì)因?yàn)閿嗔讯?。綁定線是一種適應(yīng)這種特殊環(huán)境的引線方式，它可以承受大量的彎曲變形而不容易斷裂?！?SPAN lang=EN-US>

采用綁定線的問(wèn)題在于，每一個(gè)信號(hào)或者電源線的電流環(huán)路面積的增加將導(dǎo)致電感值升高。獲得較低電感值的優(yōu)良設(shè)計(jì)就是實(shí)現(xiàn)硅基芯片與內(nèi)部PCB之間的直接連接，也就是說(shuō)硅基芯片的連接點(diǎn)直接粘接在PCB的焊盤上。這就要求選擇使用一種特殊的PCB板基材料，這種材料應(yīng)該具有極低的CTE。而選擇這種材料將導(dǎo)致IC芯片整體成本的增加，因而采用這種工藝技術(shù)的芯片并不常見(jiàn)，但是只要這種將硅基芯片與載體PCB直接連接的IC存在并且在設(shè)計(jì)方案中可行，那么采用這樣的IC器件就是較好的選擇?！?SPAN lang=EN-US>

一般來(lái)說(shuō)，在IC封裝設(shè)計(jì)中，降低電感并且增大信號(hào)與對(duì)應(yīng)回路之間或者電源與地之間電容是選擇集成電路芯片過(guò)程的首選考慮。舉例來(lái)說(shuō)，小間距的表面貼裝與大間距的表面貼裝工藝相比，應(yīng)該優(yōu)先考慮選擇采用小間距的表面貼裝工藝封裝的IC芯片，而這兩種類型的表面貼裝工藝封裝的IC芯片都優(yōu)于過(guò)孔引線類型的封裝。BGA封裝的IC芯片同任何常用的封裝類型相比具有最低的引線電感。從電容和電感控制的角度來(lái)看，小型的封裝和更細(xì)的間距通?？偸谴硇阅艿奶岣??！?SPAN lang=EN-US>

引線結(jié)構(gòu)設(shè)計(jì)的一個(gè)重要特征是管腳的分配。由于電感和電容值的大小都取決于信號(hào)或者是電源與返回路徑之間的接近程度，因此要考慮足夠多的返回路徑?！?SPAN lang=EN-US>

電源和地管腳應(yīng)該成對(duì)分配，每一個(gè)電源管腳都應(yīng)該有對(duì)應(yīng)的地管腳相鄰分布，而且在這種引線結(jié)構(gòu)中應(yīng)該分配多個(gè)電源和地管腳對(duì)。這兩方面的特征都將極大地降低電源和地之間的環(huán)路電感，有助于減少電源總線上的電壓瞬變，從而降低EMI。由于習(xí)慣上的原因，現(xiàn)在市場(chǎng)上的許多IC芯片并沒(méi)有完全遵循上述設(shè)計(jì)規(guī)則，然而IC設(shè)計(jì)和生產(chǎn)廠商都深刻理解這種設(shè)計(jì)方法的優(yōu)點(diǎn)，因而在新的IC芯片設(shè)計(jì)和發(fā)布時(shí)IC廠商更關(guān)注電源的連接?！?SPAN lang=EN-US>

理想情況下，要為每一個(gè)信號(hào)管腳都分配一個(gè)相鄰的信號(hào)返回管腳(如地管腳)。實(shí)際情況并非如此，即使思想最前衛(wèi)的IC廠商也沒(méi)有如此分配IC芯片的管腳，而是采用其它折衷方法。在BGA封裝中，一種行之有效的設(shè)計(jì)方法是在每組八個(gè)信號(hào)管腳的中心設(shè)置一個(gè)信號(hào)的返回管腳，在這種管腳排列方式下，每一個(gè)信號(hào)與信號(hào)返回路徑之間僅相差一個(gè)管腳的距離。而對(duì)于四方扁平封裝(QFP)或者其它鷗翼(gull　wing)型封裝形式的IC來(lái)說(shuō)，在信號(hào)組的中心放置一個(gè)信號(hào)的返回路徑是不現(xiàn)實(shí)的，即便這樣也必須保證每隔4到6個(gè)管腳就放置一個(gè)信號(hào)返回管腳。需要注意的是，不同的IC工藝技術(shù)可能采用不同的信號(hào)返回電壓。有的IC使用地管腳(如TTL器件)作為信號(hào)的返回路徑，而有的IC則使用電源管腳(如絕大多數(shù)的ECL器件)作為信號(hào)的返回路徑，也有的IC同時(shí)使用電源和地管腳(比如大多數(shù)的CMOS器件)作為信號(hào)的返回路徑。因此設(shè)計(jì)工程師必須熟悉設(shè)計(jì)中使用的IC芯片邏輯系列，了解它們的相關(guān)工作情況?！?SPAN lang=EN-US>

IC芯片中電源和地管腳的合理分布不僅能夠降低EMI，而且可以極大地改善地彈反射(ground　bounce)效果。當(dāng)驅(qū)動(dòng)傳輸線的器件試圖將傳輸線下拉到邏輯低時(shí)，地彈反射卻仍然維持該傳輸線在邏輯低閾值電平之上，地彈反射可能導(dǎo)致電路的失效或者故障?！?SPAN lang=EN-US>

IC封裝中另一個(gè)需要關(guān)注的重要問(wèn)題是芯片內(nèi)部的PCB設(shè)計(jì)，內(nèi)部PCB通常也是IC封裝中最大的組成部分，在內(nèi)部PCB設(shè)計(jì)時(shí)如果能夠?qū)崿F(xiàn)電容和電感的嚴(yán)格控制，將極大地改善設(shè)計(jì)系統(tǒng)的整體EMI性能。如果這是一個(gè)兩層的PCB板，至少要求PCB板的一面為連續(xù)的地平面層，PCB板的另一層是電源和信號(hào)的布線層。更理想的情況是四層的PCB板，中間的兩層分別是電源和地平面層，外面的兩層作為信號(hào)的布線層。由于IC封裝內(nèi)部的PCB通常都非常薄，四層板結(jié)構(gòu)的設(shè)計(jì)將引出兩個(gè)高電容、低電感的布線層，它特別適合于電源分配以及需要嚴(yán)格控制的進(jìn)出該封裝的輸入輸出信號(hào)。低阻抗的平面層可以極大地降低電源總線上的電壓瞬變，從而極大地改善EMI性能。這種受控的信號(hào)線不僅有利于降低EMI，同樣對(duì)于確保進(jìn)出IC的信號(hào)的完整性也起到重要的作用。　

其它相關(guān)的IC工藝技術(shù)問(wèn)題　

集成電路芯片偏置和驅(qū)動(dòng)的電源電壓Vcc是選擇IC時(shí)要注意的重要問(wèn)題。從IC電源管腳吸納的電流主要取決于該電壓值以及該IC芯片輸出級(jí)驅(qū)動(dòng)的傳輸線(PCB線和地返回路徑)阻抗。5V電源電壓的IC芯片驅(qū)動(dòng)50Ω?jìng)鬏斁€時(shí)，吸納的電流為100mA；3.3V電源電壓的IC芯片驅(qū)動(dòng)同樣的50Ω?jìng)鬏斁€時(shí)，吸納電流將減小到66mA；1.8V電源電壓的IC芯片驅(qū)動(dòng)同樣的50Ω?jìng)鬏斁€時(shí)，吸納電流將減小到36mA。由此可見(jiàn)，在公式V=Ldi/dt中，驅(qū)動(dòng)電流從100mA減少到36mA可以有效地降低電壓的瞬變V，因而也就降低了EMI。低壓差分信號(hào)器件(LVDS)的信號(hào)電壓擺幅僅有幾百毫伏，可以想象這樣的器件技術(shù)對(duì)EMI的改善將非常明顯。　

電源系統(tǒng)的去耦也是一個(gè)值得特別關(guān)注的問(wèn)題。IC輸出級(jí)通過(guò)IC的電源管腳吸納的電流都是由電路板上的去耦網(wǎng)絡(luò)提供的。降低電源總線上電壓下降的一種可行的辦法是縮短去耦電容到IC輸出級(jí)之間的分布路徑。這樣將降低“Ldi/dt”表達(dá)式中的“L”項(xiàng)。由于IC器件的上升時(shí)間越來(lái)越快，在設(shè)計(jì)PCB板時(shí)唯一可以實(shí)施的辦法是盡可能地縮短去耦電容到IC輸出級(jí)之間的分布路徑。一種最直接的解決方法是將所有的電源去耦都放在IC內(nèi)部。最理想的情況是直接放在硅基芯片上，并緊鄰被驅(qū)動(dòng)的輸出級(jí)。對(duì)于IC廠商來(lái)說(shuō)，這不僅昂貴而且很難實(shí)現(xiàn)。然而如果將去耦電容直接放在IC封裝內(nèi)的PCB板上，并且直接連接到硅基芯片的管腳，這樣的設(shè)計(jì)成本增加得最少，對(duì)EMI控制和提高信號(hào)完整性的貢獻(xiàn)最大。目前僅有少數(shù)高端微處理器采用了這種技術(shù)，但是IC廠商們對(duì)這項(xiàng)技術(shù)的興趣正與日俱增，可以預(yù)見(jiàn)這樣的設(shè)計(jì)技術(shù)必將在未來(lái)大規(guī)模、高功耗的IC設(shè)計(jì)中普遍應(yīng)用?！?SPAN lang=EN-US>

在IC封裝內(nèi)部設(shè)計(jì)的電容通常數(shù)值都很小(小于幾百皮法)，所以系統(tǒng)設(shè)計(jì)工程師仍然需要在PCB板上安裝數(shù)值在0.001uF到0.1uF之間的去耦電容，然而IC封裝內(nèi)部的小電容可以抑制輸出波形中的高頻成分，這些高頻成分是EMI的最主要來(lái)源?！?SPAN lang=EN-US>

傳輸線終端匹配也是影響EMI的重要問(wèn)題。通過(guò)實(shí)現(xiàn)網(wǎng)絡(luò)線的終端匹配可以降低或者消除信號(hào)反射。信號(hào)反射也是影響信號(hào)完整性的一個(gè)重要因素。從減小EMI的角度來(lái)看，串行終端匹配效果最明顯，因?yàn)檫@種方式的終端匹配將入射波(在傳輸線上傳播的原始波形)降低到了Vcc的一半，因而減小了驅(qū)動(dòng)傳輸線所需的瞬時(shí)吸納電流。這種技術(shù)通過(guò)減少“Ldi/dt”中的“di”項(xiàng)來(lái)達(dá)到降低EMI的目的?！?SPAN lang=EN-US>

某些IC廠商將終端匹配電阻放在IC封裝內(nèi)部，這樣除了能夠降低EMI和提高信號(hào)完整性，還減少了PCB板上的電阻數(shù)目。檢查IC芯片是否采用了這樣的技術(shù)可以更加清楚IC的輸出阻抗。當(dāng)IC的輸出阻抗同傳輸線的阻抗匹配時(shí)，就可以認(rèn)為這樣的傳輸線實(shí)現(xiàn)了“串聯(lián)終端匹配”。值得注意的是串聯(lián)終端匹配的IC采用了信號(hào)轉(zhuǎn)換的反射模型。而在實(shí)際應(yīng)用中如果沿傳輸線方向分布有多個(gè)負(fù)載，并且有非常嚴(yán)格的時(shí)序要求，這時(shí)串聯(lián)終端匹配就可能不起作用?！?SPAN lang=EN-US>

最后，某些IC芯片輸出信號(hào)的斜率也受到控制。對(duì)大多數(shù)的TTL和CMOS器件來(lái)說(shuō)，當(dāng)它們的輸出級(jí)信號(hào)發(fā)生切換時(shí)，輸出晶體管完全導(dǎo)通，這樣就會(huì)產(chǎn)生很大的瞬間電流來(lái)驅(qū)動(dòng)傳輸線。電源總線上如此大的浪涌電流勢(shì)必產(chǎn)生非常大的電壓瞬變(V=Ldi/dt)。而許多ECL、MECL和PECL器件通過(guò)在輸出晶體管線性區(qū)的高低電平之間的轉(zhuǎn)換來(lái)驅(qū)動(dòng)輸出級(jí)，通常稱之為非飽和邏輯，其結(jié)果是輸出波形的波峰和波谷會(huì)被削平，因而減小了高頻諧波分量的幅度。這種技術(shù)通過(guò)提升表達(dá)式“Ldi/dt”中的信號(hào)上升時(shí)間“dt”項(xiàng)來(lái)減小EMI?！?SPAN lang=EN-US>

總結(jié)　

通過(guò)仔細(xì)考察集成電路芯片的封裝、引線結(jié)構(gòu)類型、輸出驅(qū)動(dòng)器的設(shè)計(jì)方法以及去耦電容的設(shè)計(jì)方法，可以得出有益的設(shè)計(jì)規(guī)則，在電路設(shè)計(jì)中要注意選擇和使用符合以下特征的電子元器件：　

外形尺寸非常小的SMT或者BGA封裝；

芯片內(nèi)部的PCB是具有電源層和接地層的多層PCB設(shè)計(jì)；

IC硅基芯片直接粘接在內(nèi)部的小PCB上(沒(méi)有綁定線)；

電源和地成對(duì)并列相鄰出現(xiàn)(避免電源和地出現(xiàn)在芯片的邊角位置，如74系列邏輯電路)；

多個(gè)電源和地管腳成對(duì)配置；

信號(hào)返回管腳(比如地腳)與信號(hào)管腳之間均勻分布；

類似于時(shí)鐘這樣的關(guān)鍵信號(hào)配置專門的信號(hào)返回管腳；

采用可能的最低驅(qū)動(dòng)電壓(Vcc)，如相對(duì)于5V來(lái)說(shuō)可以采用3.3V的驅(qū)動(dòng)電壓，或者使用低電壓差分邏輯(LVDS)；

在IC封裝內(nèi)部使用了高頻去耦電容；

在硅基芯片上或者是IC封轉(zhuǎn)內(nèi)部對(duì)輸入和輸出信號(hào)實(shí)施終端匹配；

輸出信號(hào)的斜率受控制?！?SPAN lang=EN-US>
總之，選擇IC器件的一個(gè)最基本的規(guī)則是只要能夠滿足設(shè)計(jì)系統(tǒng)的時(shí)序要求就應(yīng)該選擇具有最長(zhǎng)上升時(shí)間的元器件。一旦設(shè)計(jì)工程師做出最終的決定，但是仍然不能確定同一工藝技術(shù)不同廠商生產(chǎn)的器件電磁干擾的情況，可以選擇不同廠商生產(chǎn)的器件做一些測(cè)試。將有疑問(wèn)的IC芯片安裝到一個(gè)專門設(shè)計(jì)的測(cè)試電路板上，啟動(dòng)時(shí)鐘運(yùn)行和高速數(shù)據(jù)操作。通過(guò)連接到頻譜分析儀或?qū)拵?a target="_blank">示波器上的近場(chǎng)磁環(huán)路探針可以容易地測(cè)試電路板的電磁發(fā)射?！?/SPAN>