高速PCB設(shè)計指南之八

第一篇 掌握IC封裝的特性以達到最佳EMI抑制性能

將去耦電容直接放在IC封裝內(nèi)可以有效控制EMI并提高信號的完整性，本文從IC內(nèi)部封裝入手，分析EMI的來源、IC封裝在EMI控制中的作用，進而提出11個有效控制EMI的設(shè)計規(guī)則，包括封裝選擇、引腳結(jié)構(gòu)考慮、輸出驅(qū)動器以及去耦電容的設(shè)計方法等，有助于設(shè)計工程師在新的設(shè)計中選擇最合適的集成電路芯片，以達到最佳EMI抑制的性能。 現(xiàn)有的系統(tǒng)級EMI控制技術(shù)包括：
（1） 電路封閉在一個Faraday盒中(注意包含電路的機械封裝應(yīng)該密封)來實現(xiàn)EMI屏蔽；
（2） 電路板或者系統(tǒng)的I/O端口上采取濾波和衰減技術(shù)來實現(xiàn)EMI控制；
（3） 現(xiàn)電路的電場和磁場的嚴格屏蔽，或者在電路板上采取適當(dāng)?shù)脑O(shè)計技術(shù)嚴格控制PCB走線和電路板層(自屏蔽)的電容和電感，從而改善EMI性能。
EMI控制通常需要結(jié)合運用上述的各項技術(shù)。一般來說，越接近EMI源，實現(xiàn)EMI控制所需的成本就越小。PCB上的集成電路芯片是EMI最主要的能量來源，因此如果能夠深入了解集成電路芯片的內(nèi)部特征，可以簡化PCB和系統(tǒng)級設(shè)計中的EMI控制。
PCB板級和系統(tǒng)級的設(shè)計工程師通常認為，它們能夠接觸到的EMI來源就是PCB。顯然，在PCB設(shè)計層面，確實可以做很多的工作來改善EMI。然而在考慮EMI控制時，設(shè)計工程師首先應(yīng)該考慮IC芯片的選擇。集成電路的某些特征如封裝類型、偏置電壓和芯片的工藝技術(shù)(例如CMOS、ECL、TTL)等都對電磁干擾有很大的影響。本文將著重討論這些問題，并且探討IC對EMI控制的影響。

1、EMI的來源
數(shù)字集成電路從邏輯高到邏輯低之間轉(zhuǎn)換或者從邏輯低到邏輯高之間轉(zhuǎn)換過程中，輸出端產(chǎn)生的方波信號頻率并不是導(dǎo)致EMI的唯一頻率成分。該方波中包含頻率范圍寬廣的正弦諧波分量，這些正弦諧波分量構(gòu)成工程師所關(guān)心的EMI頻率成分。最高EMI頻率也稱為EMI發(fā)射帶寬，它是信號上升時間而不是信號頻率的函數(shù)。計算EMI發(fā)射帶寬的公式為：
F=0.35/Tr
其中：F是頻率，單位是GHz；Tr是單位為ns(納秒)的信號上升時間或者下降時間。
從上述公式中不難看出，如果電路的開關(guān)頻率為50MHz，而采用的集成電路芯片的上升時間是1ns，那么該電路的最高EMI發(fā)射頻率將達到350MHz，遠遠大于該電路的開關(guān)頻率。而如果IC的上升時間為500ps，那么該電路的最高EMI發(fā)射頻率將高達700MHz。眾所周知，電路中的每一個電壓值都對應(yīng)一定的電流，同樣每一個電流都存在對應(yīng)的電壓。當(dāng)IC的輸出在邏輯高到邏輯低或者邏輯低到邏輯高之間變換時，這些信號電壓和信號電流就會產(chǎn)生電場和磁場，而這些電場和磁場的最高頻率就是發(fā)射帶寬。電場和磁場的強度以及對外輻射的百分比，不僅是信號上升時間的函數(shù)，同時也取決于對信號源到負載點之間信號通道上電容和電感的控制的好壞，在此，信號源位于PCB板的IC內(nèi)部，而負載位于其它的IC內(nèi)部，這些IC可能在PCB上，也可能不在該PCB上。為了有效地控制EMI，不僅需要關(guān)注IC芯片自身的電容和電感，同樣需要重視PCB上存在的電容和電感。
當(dāng)信號電壓與信號回路之間的耦合不緊密時，電路的電容就會減小，因而對電場的抑制作用就會減弱，從而使EMI增大；電路中的電流也存在同樣的情況，如果電流同返回路徑之間耦合不佳，勢必加大回路上的電感，從而增強了磁場，最終導(dǎo)致EMI增加。換句話說，對電場控制不佳通常也會導(dǎo)致磁場抑制不佳。用來控制電路板中電磁場的措施與用來抑制IC封裝中電磁場的措施大體相似。正如同PCB設(shè)計的情況，IC封裝設(shè)計將極大地影響EMI。
電路中相當(dāng)一部分電磁輻射是由電源總線中的電壓瞬變造成的。當(dāng)IC的輸出級發(fā)生跳變并驅(qū)動相連的PCB線為邏輯“高”時，IC芯片將從電源中吸納電流，提供輸出級所需的能量。對于IC不斷轉(zhuǎn)換所產(chǎn)生的超高頻電流而言，電源總線始于PCB上的去耦網(wǎng)絡(luò)，止于IC的輸出級。如果輸出級的信號上升時間為1.0ns，那么IC要在1.0ns這么短的時間內(nèi)從電源上吸納足夠的電流來驅(qū)動PCB上的傳輸線。電源總線上電壓的瞬變?nèi)Q于電源總線路徑上的電感、吸納的電流以及電流的傳輸時間。電壓的瞬變由下面的公式所定義：
V=Ldi/dt，
其中：L是電流傳輸路徑上電感的值；di表示信號上升時間間隔內(nèi)電流的變化；dt表示電流的傳輸時間(信號的上升時間)。
由于IC管腳以及內(nèi)部電路都是電源總線的一部分，而且吸納電流和輸出信號的上升時間也在一定程度上取決于IC的工藝技術(shù)，因此選擇合適的IC就可以在很大程度上控制上述公式中提到的所有三個要素。

2、IC封裝在電磁干擾控制中的作用
IC封裝通常包括：硅基芯片、一個小型的內(nèi)部PCB以及焊盤。硅基芯片安裝在小型的PCB上，通過綁定線實現(xiàn)硅基芯片與焊盤之間的連接，在某些封裝中也可以實現(xiàn)直接連接。小型PCB實現(xiàn)硅基芯片上的信號和電源與IC封裝上的對應(yīng)管腳之間的連接，這樣就實現(xiàn)了硅基芯片上信號和電源節(jié)點的對外延伸。貫穿該IC的電源和信號的傳輸路徑包括：硅基芯片、與小型PCB之間的連線、PCB走線以及IC封裝的輸入和輸出管腳。對電容和電感(對應(yīng)于電場和磁場)控制的好壞在很大程度上取決于整個傳輸路徑設(shè)計的好壞。某些設(shè)計特征將直接影響整個IC芯片封裝的電容和電感。
首先看硅基芯片與內(nèi)部小電路板之間的連接方式。許多的IC芯片都采用綁定線來實現(xiàn)硅基芯片與內(nèi)部小電路板之間的連接，這是一種在硅基芯片與內(nèi)部小電路板之間的極細的飛線。這種技術(shù)之所以應(yīng)用廣泛是因為硅基芯片和內(nèi)部小電路板的熱脹系數(shù)(CTE)相近。芯片本身是一種硅基器件，其熱脹系數(shù)與典型的PCB材料(如環(huán)氧樹脂)的熱脹系數(shù)有很大的差別。如果硅基芯片的電氣連接點直接安裝在內(nèi)部小PCB上的話，那么在一段相對較短的時間之后，IC封裝內(nèi)部溫度的變化導(dǎo)致熱脹冷縮，這種方式的連接就會因為斷裂而失效。綁定線是一種適應(yīng)這種特殊環(huán)境的引線方式，它可以承受大量的彎曲變形而不容易斷裂。
采用綁定線的問題在于，每一個信號或者電源線的電流環(huán)路面積的增加將導(dǎo)致電感值升高。獲得較低電感值的優(yōu)良設(shè)計就是實現(xiàn)硅基芯片與內(nèi)部PCB之間的直接連接，也就是說硅基芯片的連接點直接粘接在PCB的焊盤上。這就要求選擇使用一種特殊的PCB板基材料，這種材料應(yīng)該具有極低的CTE。而選擇這種材料將導(dǎo)致IC芯片整體成本的增加，因而采用這種工藝技術(shù)的芯片并不常見，但是只要這種將硅基芯片與載體PCB直接連接的IC存在并且在設(shè)計方案中可行，那么采用這樣的IC器件就是較好的選擇。
一般來說，在IC封裝設(shè)計中，降低電感并且增大信號與對應(yīng)回路之間或者電源與地之間電容是選擇集成電路芯片過程的首選考慮。舉例來說，小間距的表面貼裝與大間距的表面貼裝工藝相比，應(yīng)該優(yōu)先考慮選擇采用小間距的表面貼裝工藝封裝的IC芯片，而這兩種類型的表面貼裝工藝封裝的IC芯片都優(yōu)于過孔引線類型的封裝。BGA封裝的IC芯片同任何常用的封裝類型相比具有最低的引線電感。從電容和電感控制的角度來看，小型的封裝和更細的間距通?？偸谴硇阅艿奶岣?。
引線結(jié)構(gòu)設(shè)計的一個重要特征是管腳的分配。由于電感和電容值的大小都取決于信號或者是電源與返回路徑之間的接近程度，因此要考慮足夠多的返回路徑。
電源和地管腳應(yīng)該成對分配，每一個電源管腳都應(yīng)該有對應(yīng)的地管腳相鄰分布，而且在這種引線結(jié)構(gòu)中應(yīng)該分配多個電源和地管腳對。這兩方面的特征都將極大地降低電源和地之間的環(huán)路電感，有助于減少電源總線上的電壓瞬變，從而降低EMI。由于習(xí)慣上的原因，現(xiàn)在市場上的許多IC芯片并沒有完全遵循上述設(shè)計規(guī)則，然而IC設(shè)計和生產(chǎn)廠商都深刻理解這種設(shè)計方法的優(yōu)點，因而在新的IC芯片設(shè)計和發(fā)布時IC廠商更關(guān)注電源的連接。
理想情況下，要為每一個信號管腳都分配一個相鄰的信號返回管腳(如地管腳)。實際情況并非如此，即使思想最前衛(wèi)的IC廠商也沒有如此分配IC芯片的管腳，而是采用其它折衷方法。在BGA封裝中，一種行之有效的設(shè)計方法是在每組八個信號管腳的中心設(shè)置一個信號的返回管腳，在這種管腳排列方式下，每一個信號與信號返回路徑之間僅相差一個管腳的距離。而對于四方扁平封裝(QFP)或者其它鷗翼(gull wing)型封裝形式的IC來說，在信號組的中心放置一個信號的返回路徑是不現(xiàn)實的，即便這樣也必須保證每隔4到6個管腳就放置一個信號返回管腳。需要注意的是，不同的IC工藝技術(shù)可能采用不同的信號返回電壓。有的IC使用地管腳(如TTL器件)作為信號的返回路徑，而有的IC則使用電源管腳(如絕大多數(shù)的ECL器件)作為信號的返回路徑，也有的IC同時使用電源和地管腳(比如大多數(shù)的CMOS器件)作為信號的返回路徑。因此設(shè)計工程師必須熟悉設(shè)計中使用的IC芯片邏輯系列，了解它們的相關(guān)工作情況。
IC芯片中電源和地管腳的合理分布不僅能夠降低EMI，而且可以極大地改善地彈反射(ground bounce)效果。當(dāng)驅(qū)動傳輸線的器件試圖將傳輸線下拉到邏輯低時，地彈反射卻仍然維持該傳輸線在邏輯低閾值電平之上，地彈反射可能導(dǎo)致電路的失效或者故障。
IC封裝中另一個需要關(guān)注的重要問題是芯片內(nèi)部的PCB設(shè)計，內(nèi)部PCB通常也是IC封裝中最大的組成部分，在內(nèi)部PCB設(shè)計時如果能夠?qū)崿F(xiàn)電容和電感的嚴格控制，將極大地改善設(shè)計系統(tǒng)的整體EMI性能。如果這是一個兩層的PCB板，至少要求PCB板的一面為連續(xù)的地平面層，PCB板的另一層是電源和信號的布線層。更理想的情況是四層的PCB板，中間的兩層分別是電源和地平面層，外面的兩層作為信號的布線層。由于IC封裝內(nèi)部的PCB通常都非常薄，四層板結(jié)構(gòu)的設(shè)計將引出兩個高電容、低電感的布線層，它特別適合于電源分配以及需要嚴格控制的進出該封裝的輸入輸出信號。低阻抗的平面層可以極大地降低電源總線上的電壓瞬變，從而極大地改善EMI性能。這種受控的信號線不僅有利于降低EMI，同樣對于確保進出IC的信號的完整性也起到重要的作用。

3、其它相關(guān)的IC工藝技術(shù)問題
集成電路芯片偏置和驅(qū)動的電源電壓Vcc是選擇IC時要注意的重要問題。從IC電源管腳吸納的電流主要取決于該電壓值以及該IC芯片輸出級驅(qū)動的傳輸線(PCB線和地返回路徑)阻抗。5V電源電壓的IC芯片驅(qū)動50Ω傳輸線時，吸納的電流為100mA；3.3V電源電壓的IC芯片驅(qū)動同樣的50Ω傳輸線時，吸納電流將減小到66mA；1.8V電源電壓的IC芯片驅(qū)動同樣的50Ω傳輸線時，吸納電流將減小到36mA。由此可見，在公式V=Ldi/dt中，驅(qū)動電流從100mA減少到36mA可以有效地降低電壓的瞬變V，因而也就降低了EMI。低壓差分信號器件(LVDS)的信號電壓擺幅僅有幾百毫伏，可以想象這樣的器件技術(shù)對EMI的改善將非常明顯。
電源系統(tǒng)的去耦也是一個值得特別關(guān)注的問題。IC輸出級通過IC的電源管腳吸納的電流都是由電路板上的去耦網(wǎng)絡(luò)提供的。降低電源總線上電壓下降的一種可行的辦法是縮短去耦電容到IC輸出級之間的分布路徑。這樣將降低“Ldi/dt”表達式中的“L”項。由于IC器件的上升時間越來越快，在設(shè)計PCB板時唯一可以實施的辦法是盡可能地縮短去耦電容到IC輸出級之間的分布路徑。一種最直接的解決方法是將所有的電源去耦都放在IC內(nèi)部。最理想的情況是直接放在硅基芯片上，并緊鄰被驅(qū)動的輸出級。對于IC廠商來說，這不僅昂貴而且很難實現(xiàn)。然而如果將去耦電容直接放在IC封裝內(nèi)的PCB板上，并且直接連接到硅基芯片的管腳，這樣的設(shè)計成本增加得最少，對EMI控制和提高信號完整性的貢獻最大。目前僅有少數(shù)高端微處理器采用了這種技術(shù)，但是IC廠商們對這項技術(shù)的興趣正與日俱增，可以預(yù)見這樣的設(shè)計技術(shù)必將在未來大規(guī)模、高功耗的IC設(shè)計中普遍應(yīng)用。
在IC封裝內(nèi)部設(shè)計的電容通常數(shù)值都很小(小于幾百皮法)，所以系統(tǒng)設(shè)計工程師仍然需要在PCB板上安裝數(shù)值在0.001uF到0.1uF之間的去耦電容，然而IC封裝內(nèi)部的小電容可以抑制輸出波形中的高頻成分，這些高頻成分是EMI的最主要來源。
傳輸線終端匹配也是影響EMI的重要問題。通過實現(xiàn)網(wǎng)絡(luò)線的終端匹配可以降低或者消除信號反射。信號反射也是影響信號完整性的一個重要因素。從減小EMI的角度來看，串行終端匹配效果最明顯，因為這種方式的終端匹配將入射波(在傳輸線上傳播的原始波形)降低到了Vcc的一半，因而減小了驅(qū)動傳輸線所需的瞬時吸納電流。這種技術(shù)通過減少“Ldi/dt”中的“di”項來達到降低EMI的目的。
某些IC廠商將終端匹配電阻放在IC封裝內(nèi)部，這樣除了能夠降低EMI和提高信號完整性，還減少了PCB板上的電阻數(shù)目。檢查IC芯片是否采用了這樣的技術(shù)可以更加清楚IC的輸出阻抗。當(dāng)IC的輸出阻抗同傳輸線的阻抗匹配時，就可以認為這樣的傳輸線實現(xiàn)了“串聯(lián)終端匹配”。值得注意的是串聯(lián)終端匹配的IC采用了信號轉(zhuǎn)換的反射模型。而在實際應(yīng)用中如果沿傳輸線方向分布有多個負載，并且有非常嚴格的時序要求，這時串聯(lián)終端匹配就可能不起作用。
最后，某些IC芯片輸出信號的斜率也受到控制。對大多數(shù)的TTL和CMOS器件來說，當(dāng)它們的輸出級信號發(fā)生切換時，輸出晶體管完全導(dǎo)通，這樣就會產(chǎn)生很大的瞬間電流來驅(qū)動傳輸線。電源總線上如此大的浪涌電流勢必產(chǎn)生非常大的電壓瞬變(V=Ldi/dt)。而許多ECL、MECL和PECL器件通過在輸出晶體管線性區(qū)的高低電平之間的轉(zhuǎn)換來驅(qū)動輸出級，通常稱之為非飽和邏輯，其結(jié)果是輸出波形的波峰和波谷會被削平，因而減小了高頻諧波分量的幅度。這種技術(shù)通過提升表達式“Ldi/dt”中的信號上升時間“dt”項來減小EMI。

總結(jié)
通過仔細考察集成電路芯片的封裝、引線結(jié)構(gòu)類型、輸出驅(qū)動器的設(shè)計方法以及去耦電容的設(shè)計方法，可以得出有益的設(shè)計規(guī)則，在電路設(shè)計中要注意選擇和使用符合以下特征的電子元器件：
*外形尺寸非常小的SMT或者BGA封裝；
*芯片內(nèi)部的PCB是具有電源層和接地層的多層PCB設(shè)計；
*IC硅基芯片直接粘接在內(nèi)部的小PCB上(沒有綁定線)；
*電源和地成對并列相鄰出現(xiàn)(避免電源和地出現(xiàn)在芯片的邊角位置，如74系列邏輯電路)；
*多個電源和地管腳成對配置；
*信號返回管腳(比如地腳)與信號管腳之間均勻分布；
*類似于時鐘這樣的關(guān)鍵信號配置專門的信號返回管腳；
*采用可能的最低驅(qū)動電壓(Vcc)，如相對于5V來說可以采用3.3V的驅(qū)動電壓，或者使用低電壓差分邏輯(LVDS)；
*在IC封裝內(nèi)部使用了高頻去耦電容；
*在硅基芯片上或者是IC封轉(zhuǎn)內(nèi)部對輸入和輸出信號實施終端匹配；
*輸出信號的斜率受控制。
總之，選擇IC器件的一個最基本的規(guī)則是只要能夠滿足設(shè)計系統(tǒng)的時序要求就應(yīng)該選擇具有最長上升時間的元器件。一旦設(shè)計工程師做出最終的決定，但是仍然不能確定同一工藝技術(shù)不同廠商生產(chǎn)的器件電磁干擾的情況，可以選擇不同廠商生產(chǎn)的器件做一些測試。將有疑問的IC芯片安裝到一個專門設(shè)計的測試電路板上，啟動時鐘運行和高速數(shù)據(jù)操作。通過連接到頻譜分析儀或?qū)拵?a target="_blank">示波器上的近場磁環(huán)路探針可以容易地測試電路板的電磁發(fā)射。


第二篇 實現(xiàn)PCB高效自動布線的設(shè)計技巧和要點
盡管現(xiàn)在的EDA工具很強大，但隨著PCB尺寸要求越來越小，器件密度越來越高，PCB設(shè)計的難度并不小。如何實現(xiàn)PCB高的布通率以及縮短設(shè)計時間呢？本文介紹PCB規(guī)劃、布局和布線的設(shè)計技巧和要點。 現(xiàn)在PCB設(shè)計的時間越來越短，越來越小的電路板空間，越來越高的器件密度，極其苛刻的布局規(guī)則和大尺寸的元件使得設(shè)計師的工作更加困難。為了解決設(shè)計上的困難，加快產(chǎn)品的上市，現(xiàn)在很多廠家傾向于采用專用EDA工具來實現(xiàn)PCB的設(shè)計。但專用的EDA工具并不能產(chǎn)生理想的結(jié)果，也不能達到100%的布通率，而且很亂，通常還需花很多時間完成余下的工作。
現(xiàn)在市面上流行的EDA工具軟件很多，但除了使用的術(shù)語和功能鍵的位置不一樣外都大同小異，如何用這些工具更好地實現(xiàn)PCB的設(shè)計呢？在開始布線之前對設(shè)計進行認真的分析以及對工具軟件進行認真的設(shè)置將使設(shè)計更加符合要求。下面是一般的設(shè)計過程和步驟。

1、確定PCB的層數(shù)
電路板尺寸和布線層數(shù)需要在設(shè)計初期確定。如果設(shè)計要求使用高密度球柵陣列(BGA)組件，就必須考慮這些器件布線所需要的最少布線層數(shù)。布線層的數(shù)量以及層疊(stack-up)方式會直接影響到印制線的布線和阻抗。板的大小有助于確定層疊方式和印制線寬度，實現(xiàn)期望的設(shè)計效果。
多年來，人們總是認為電路板層數(shù)越少成本就越低，但是影響電路板的制造成本還有許多其他因素。近幾年來，多層板之間的成本差別已經(jīng)大大減小。在開始設(shè)計時最好采用較多的電路層并使敷銅均勻分布，以避免在設(shè)計臨近結(jié)束時才發(fā)現(xiàn)有少量信號不符合已定義的規(guī)則以及空間要求，從而被迫添加新層。在設(shè)計之前認真的規(guī)劃將減少布線中很多的麻煩。

2、設(shè)計規(guī)則和限制
自動布線工具本身并不知道應(yīng)該做些什么。為完成布線任務(wù)，布線工具需要在正確的規(guī)則和限制條件下工作。不同的信號線有不同的布線要求，要對所有特殊要求的信號線進行分類，不同的設(shè)計分類也不一樣。每個信號類都應(yīng)該有優(yōu)先級，優(yōu)先級越高，規(guī)則也越嚴格。規(guī)則涉及印制線寬度、過孔的最大數(shù)量、平行度、信號線之間的相互影響以及層的限制，這些規(guī)則對布線工具的性能有很大影響。認真考慮設(shè)計要求是成功布線的重要一步。

3、元件的布局
為最優(yōu)化裝配過程，可制造性設(shè)計(DFM)規(guī)則會對元件布局產(chǎn)生限制。如果裝配部門允許元件移動，可以對電路適當(dāng)優(yōu)化，更便于自動布線。所定義的規(guī)則和約束條件會影響布局設(shè)計。
在布局時需考慮布線路徑(routing channel)和過孔區(qū)域，如圖
所示。這些路徑和區(qū)域?qū)υO(shè)計人員而言是顯而易見的，但自動布線工具一次只會考慮一個信號，通過設(shè)置布線約束條件以及設(shè)定可布信號線的層，可以使布線工具能像設(shè)計師所設(shè)想的那樣完成布線。

4、扇出設(shè)計
在扇出設(shè)計階段，要使自動布線工具能對元件引腳進行連接，表面貼裝器件的每一個引腳至少應(yīng)有一個過孔，以便在需要更多的連接時，電路板能夠進行內(nèi)層連接、在線測試(ICT)和電路再處理。
為了使自動布線工具效率最高，一定要盡可能使用最大的過孔尺寸和印制線，間隔設(shè)置為50mil較為理想。要采用使布線路徑數(shù)最大的過孔類型。進行扇出設(shè)計時，要考慮到電路在線測試問題。測試夾具可能很昂貴，而且通常是在即將投入全面生產(chǎn)時才會訂購，如果這時候才考慮添加節(jié)點以實現(xiàn)100%可測試性就太晚了。
經(jīng)過慎重考慮和預(yù)測，電路在線測試的設(shè)計可在設(shè)計初期進行，在生產(chǎn)過程后期實現(xiàn)，根據(jù)布線路徑和電路在線測試來確定過孔扇出類型，電源和接地也會影響到布線和扇出設(shè)計。為降低濾波電容器連接線產(chǎn)生的感抗，過孔應(yīng)盡可能靠近表面貼裝器件的引腳，必要時可采用手動布線，這可能會對原來設(shè)想的布線路徑產(chǎn)生影響，甚至可能會導(dǎo)致你重新考慮使用哪種過孔，因此必須考慮過孔和引腳感抗間的關(guān)系并設(shè)定過孔規(guī)格的優(yōu)先級。

5、手動布線以及關(guān)鍵信號的處理
盡管本文主要論述自動布線問題，但手動布線在現(xiàn)在和將來都是印刷電路板設(shè)計的一個重要過程。采用手動布線有助于自動布線工具完成布線工作。如圖2a和圖2b所示，通過對挑選出的網(wǎng)絡(luò)(net)進行手動布線并加以固定，可以形成自動布線時可依據(jù)的路徑。
無論關(guān)鍵信號的數(shù)量有多少，首先對這些信號進行布線，手動布線或結(jié)合自動布線工具均可。關(guān)鍵信號通常必須通過精心的電路設(shè)計才能達到期望的性能。布線完成后，再由有關(guān)的工程人員來對這些信號布線進行檢查，這個過程相對容易得多。檢查通過后，將這些線固定，然后開始對其余信號進行自動布線。

6、自動布線
對關(guān)鍵信號的布線需要考慮在布線時控制一些電參數(shù)，比如減小分布電感和EMC等，對于其它信號的布線也類似。所有的EDA廠商都會提供一種方法來控制這些參數(shù)。在了解自動布線工具有哪些輸入?yún)?shù)以及輸入?yún)?shù)對布線的影響后，自動布線的質(zhì)量在一定程度上可以得到保證。
應(yīng)該采用通用規(guī)則來對信號進行自動布線。通過設(shè)置限制條件和禁止布線區(qū)來限定給定信號所使用的層以及所用到的過孔數(shù)量，布線工具就能按照工程師的設(shè)計思想來自動布線。如果對自動布線工具所用的層和所布過孔的數(shù)量不加限制，自動布線時將會使用到每一層，而且將會產(chǎn)生很多過孔。
在設(shè)置好約束條件和應(yīng)用所創(chuàng)建的規(guī)則后，自動布線將會達到與預(yù)期相近的結(jié)果，當(dāng)然可能還需要進行一些整理工作，同時還需要確保其它信號和網(wǎng)絡(luò)布線的空間。在一部分設(shè)計完成以后，將其固定下來，以防止受到后邊布線過程的影響。
采用相同的步驟對其余信號進行布線。布線次數(shù)取決于電路的復(fù)雜性和你所定義的通用規(guī)則的多少。每完成一類信號后，其余網(wǎng)絡(luò)布線的約束條件就會減少。但隨之而來的是很多信號布線需要手動干預(yù)?，F(xiàn)在的自動布線工具功能非常強大，通?？赏瓿?00%的布線。但是當(dāng)自動布線工具未完成全部信號布線時，就需對余下的信號進行手動布線。

7、自動布線的設(shè)計要點包括：
7.1 略微改變設(shè)置，試用多種路徑布線；
7.2 保持基本規(guī)則不變，試用不同的布線層、不同的印制線和間隔寬度以及不同線寬、不同類型的過孔如盲孔、埋孔等，觀察這些因素對設(shè)計結(jié)果有何影響；
7.3讓布線工具對那些默認的網(wǎng)絡(luò)根據(jù)需要進行處理；
7.4信號越不重要，自動布線工具對其布線的自由度就越大。

8、布線的整理
如果你所使用的EDA工具軟件能夠列出信號的布線長度，檢查這些數(shù)據(jù)，你可能會發(fā)現(xiàn)一些約束條件很少的信號布線的長度很長。這個問題比較容易處理，通過手動編輯可以縮短信號布線長度和減少過孔數(shù)量。在整理過程中，你需要判斷出哪些布線合理，哪些布線不合理。同手動布線設(shè)計一樣，自動布線設(shè)計也能在檢查過程中進行整理和編輯。

9、電路板的外觀
以前的設(shè)計常常注意電路板的視覺效果，現(xiàn)在不一樣了。自動設(shè)計的電路板不比手動設(shè)計的美觀，但在電子特性上能滿足規(guī)定的要求，而且設(shè)計的完整性能得到保證


第三篇 布局布線技術(shù)的發(fā)展

摘要：隨著微孔和單片高密度集成系統(tǒng)等新硬件技術(shù)的應(yīng)用，自由角度布線、自動布局和3D布局布線等新型軟件將會成為電路板設(shè)計人員必備的設(shè)計工具之一。
在早期的電路板設(shè)計工具中，布局有專門的布局軟件，布線也有專門的布線軟件，兩者之間沒什么聯(lián)系。隨著球柵陣列封裝的高密度單芯片、高密度連接器、微孔內(nèi)建技術(shù)以及3D板在印刷電路板設(shè)計中的應(yīng)用，布局和布線已越來越一體化，并成為設(shè)計過程的重要組成部分。
自動布局和自由角度布線等軟件技術(shù)已漸漸成為解決這類高度一體化問題的重要方法，利用此類軟件能在規(guī)定時間范圍內(nèi)設(shè)計出可制造的電路板。在目前產(chǎn)品上市時間越來越短的情況下，手動布線極為耗時，不合時宜。因此，現(xiàn)在要求布局布線工具具有自動布線功能，以快速響應(yīng)市場對產(chǎn)品設(shè)計提出的要求。

1、設(shè)計約束條件
由于要考慮電磁兼容(EMC)及電磁干擾、串?dāng)_、信號延遲和差分對布線等高密度設(shè)計因素，布局布線的約束條件每年都在增加。例如，在幾年前，一般的電路板僅需6個差分對來進行布線，而現(xiàn)在則需600對。在一定時間內(nèi)僅依賴手動布線來實現(xiàn)這600對布線是不可能的，因此自動布線工具必不可少。
盡管與幾年前相比，當(dāng)今設(shè)計中的節(jié)點(net)數(shù)目沒有大的改變，只是硅片復(fù)雜性有所增加，但是設(shè)計中重要節(jié)點的比例大大增加了。當(dāng)然，對于某些特別重要的節(jié)點，要求布局布線工具能夠加以區(qū)分，但無需對每個管腳或節(jié)點都加以限制。

2、自由角度布線
隨著單片器件上集成的功能越來越多，其輸出管腳數(shù)目也大大增加，但其封裝尺寸并沒隨之?dāng)U大。因此，再加上管腳間距和阻抗因素的限制，這類器件必須采用更細的線寬。同時產(chǎn)品尺寸的總體減小也意味著用于布局布線的空間也大大減小了。在某些消費類產(chǎn)品中，底板的大小與其上器件大小相差無幾，元件占據(jù)的板面積高達80%。
某些高密度元件管腳交錯，即使采用具45°布線功能的工具也無法進行自動布線。盡管45°布線工具能對某些恰成45°的線段進行完美的處理，但自由角度布線工具具有更大的靈活性，并能最大程度提高布線密度。
拉緊(pull-tight)功能使每個節(jié)點在布線后自動縮短以適應(yīng)空間要求，它能大大降低信號延遲，同時降低平行路徑數(shù)，有助于避免串?dāng)_的產(chǎn)生。
盡管自由角度設(shè)計具有可制造性，并且性能良好，但是這種設(shè)計會導(dǎo)致主板看起來不如以前的設(shè)計美觀。主板設(shè)計在上市時間之后，就可能不再是一件藝術(shù)品了。

3、高密度器件
最新的高密度系統(tǒng)級芯片采用BGA或COB封裝，管腳間距日益減小。球間距已低至1mm，并且還會繼續(xù)降低，導(dǎo)致封裝件信號線不可能采用傳統(tǒng)布線工具來引出。目前有兩種方法可解決這個問題：一是通過球下面的孔將信號線從下層引出；二是采用極細布線和自由角度布線在球柵陣列中找出一條引線通道。對這種高密度器件而言，采用寬度和空間極小的布線方式是唯一可行的，只有這樣，才能保證較高的成品率?，F(xiàn)代的布線技術(shù)也要求能自動地應(yīng)用這些約束條件。
自由布線方法可減少布線層數(shù)，降低產(chǎn)品成本。同時也意味著在成本不變的情況下，可以增加一些接地層和電源層來提高信號完整性和EMC性能。

4、下一代電路板設(shè)計技術(shù)
微孔等離子蝕刻技術(shù)在多層板，尤其是在蜂窩電話和家用電器中的應(yīng)用大大改變了對布局布線工具的要求。采用等離子蝕刻法在路徑寬度內(nèi)添加一個新孔不會導(dǎo)致底板本身或制造成本的增加，因為對等離子蝕刻法而言，制作一千個孔的成本與制作一個孔的成本一樣低廉(這與激光鉆孔法大不一樣)。這就要求布線工具具有更大的靈活性，它必須能夠應(yīng)用不同的約束條件，能適應(yīng)不同的微孔和構(gòu)建技術(shù)的要求。
元件密度的不斷增加也對布局設(shè)計產(chǎn)生了某些影響。布局布線工具總是假設(shè)板上有足夠的空間讓元件拾放機來拾放表面安裝元件，而不會對板上已有元件產(chǎn)生影響。但是元件順序放置會產(chǎn)生這樣一個問題，即每當(dāng)放置一個新元件后，板上每個元件的最佳位置都會發(fā)生改變。
這就是布局設(shè)計過程自動化程度低而人工干預(yù)程度高的原因。盡管目前的布局工具對依次布局的元件數(shù)沒什么限制，但是某些工程師認為布局工具用于依次布局時實際上是受到限制的，這個限制大約為500個元件。還有一些工程師認為當(dāng)在一個板上放置的元件多達4,000個時，會產(chǎn)生很大問題。
同順序算法技術(shù)相比，并行布局技術(shù)能實現(xiàn)更好的自動布局效果。因此，當(dāng)Zuken收購Incases公司后，Incases的并行布局技術(shù)使Zuken獲益非淺。

5、三維布局
3D工具針對目前應(yīng)用日益廣泛的異形和定形板進行布局布線。如 Zuken的Freedom最新工具采用三維底板模型來進行元件的空間布局，隨后再進行二維布線。此過程也能告知：此板是否具備可制造性？
將來，諸如在兩個不同層上采用陰影差分對的設(shè)計方法將會變得日益重要，布線工具也必須能處理這種設(shè)計，而且信號速率也將會繼續(xù)提高。
目前也出現(xiàn)了將布局布線工具同用于虛擬原型的高級仿真工具集成起來的工具，如Zuken的Hot Stage工具，所以即使在虛擬原型時也能對布線問題進行考慮。
現(xiàn)在，自動布線技術(shù)已極為普及。我們相信，自由角度布線、自動布局和3D布局等新型軟件技術(shù)也會同自動布線技術(shù)一樣成為底板設(shè)計人員的日常設(shè)計工具，設(shè)計人員可用這些新工具來解決微孔和單片高密度集成系統(tǒng)等新型硬件技術(shù)問題。