實(shí)用高頻PCB電路設(shè)計(jì)20問(wèn)

　　1、如何選擇 板材料？

　　對(duì)于選擇板材，必須在滿足設(shè)計(jì)需求和可量產(chǎn)性以及成本的中間取得平衡點(diǎn)。設(shè)計(jì)需求包含電氣和機(jī)構(gòu)這兩個(gè)部分。而通常在設(shè)計(jì)非常高速的 板子（大于 GHz 的頻率）時(shí)，這材質(zhì)問(wèn)題會(huì)比較重要。例如，現(xiàn)在常用的FR-4 材質(zhì)中，在幾個(gè)GHz 的頻率時(shí)的介質(zhì)損耗（dielectric loss）會(huì)對(duì)信號(hào)衰減有很大的影響，可能就不適用。而就電氣來(lái)說(shuō)，要注意介電常數(shù)（dielectric constant）和介質(zhì)損在所設(shè)計(jì)的頻率是否合用。

　　2、如何避免高頻的干擾？

　　避免高頻干擾的基本思路為盡量降低高頻信號(hào)電磁場(chǎng)的干擾，也就所謂的串?dāng)_（Crosstalk）?？捎美蟾咚傩盘?hào)以及模擬信號(hào)之間的距離，或者加 ground guard/shunt traces 在模擬信號(hào)旁邊。還必須注意數(shù)字地對(duì)模擬地的噪聲干擾。

　　3、在高速設(shè)計(jì)中，如何去解決信號(hào)的完整性問(wèn)題？

　　信號(hào)完整性基本上為阻抗匹配的問(wèn)題。而影響阻抗匹配的因素有信號(hào)源的架構(gòu)以及輸出阻抗（output impedance），走線的特性阻抗，負(fù)載端的特性，走線的拓樸（topology）架構(gòu)等。解決的方式為靠端接（termination）與調(diào)整走線的拓樸。

　　4、那差分布線方式是如何實(shí)現(xiàn)的？

　　差分對(duì)的布線有兩點(diǎn)要注意的，一為兩條線的長(zhǎng)度要盡量一樣長(zhǎng)，二是兩線的間距（此間距由差分阻抗決定）要一直保持不變，也就是要保持平行。平行的方式有兩種，一是兩條線走在同一走線層（side-by-side），二為兩條線走在上下相鄰兩層（over-under）。一般以前者 side-by-side（并排， 并肩） 實(shí)現(xiàn)的方式比較多。

　　5、對(duì)于只有一個(gè)輸出端的時(shí)鐘信號(hào)線，是如何實(shí)現(xiàn)差分布線的？

　　要用差分布線時(shí)，一定是信號(hào)源和接收端也都是差分信號(hào)才有意義。故對(duì)只有一個(gè)輸出端的時(shí)鐘信號(hào)是無(wú)法使用差分布線的。

　　6、接收端差分線對(duì)之間可否加一匹配電阻？

　　接收端差分線對(duì)間的匹配電阻通常是會(huì)加的， 其值應(yīng)該等于差分阻抗的值。這樣信號(hào)質(zhì)量才會(huì)好些。

　　7、為何差分對(duì)的布線要靠近并且平行？

　　對(duì)差分對(duì)的布線方式是要適當(dāng)?shù)目拷移叫?。所謂適當(dāng)?shù)目拷匆驗(yàn)檫@間距是會(huì)影響到差分阻抗（differential impedance）的值，而此值是設(shè)計(jì)差分對(duì)的重要參數(shù)。需要平行也是因?yàn)橐３植罘肿杩沟囊恢滦?。若兩線忽遠(yuǎn)忽近， 差分阻抗就會(huì)不一致， 就會(huì)影響信號(hào)完整性（signal integrity）及時(shí)間延遲（timing delay）。

　　8、如何處理實(shí)際布線中的一些理論沖突的問(wèn)題

　　基本上， 將模/數(shù)地分割隔離是對(duì)的。 要注意的是信號(hào)走線盡量不要跨過(guò)有分割的地方（moat）， 還有不要讓電源和信號(hào)的回流電流路徑（returning current path）變太大。

　　晶振是模擬的正反饋振蕩電路， 要有穩(wěn)定的振蕩信號(hào)， 必須滿足loop gain 與 phase 的規(guī)范， 而這模擬信號(hào)的振蕩規(guī)范很容易受到干擾， 即使加 ground guard traces 可能也無(wú)法完全隔離干擾。而且離的太遠(yuǎn)，地平面上的噪聲也會(huì)影響正反饋振蕩電路。 所以， 一定要將晶振和芯片的距離進(jìn)可能靠近。

　　確實(shí)高速布線與 EMI 的要求有很多沖突。但基本原則是因 EMI 所加的電阻電容或 ferrite bead， 不能造成信號(hào)的一些電氣特性不符合規(guī)范。 所以， 先用安排走線和 PCB 迭層的技巧來(lái)解決或減少 EMI的問(wèn)題， 如高速信號(hào)走內(nèi)層。才用電阻電容或 ferrite bead 的方式， 以降低對(duì)信號(hào)的傷害。

　　9、如何解決高速信號(hào)的手工布線和自動(dòng)布線之間的矛盾？

　　現(xiàn)在較強(qiáng)的布線軟件的自動(dòng)布線器大部分都有設(shè)定約束條件來(lái)控制繞線方式及過(guò)孔數(shù)目。各家 EDA公司的繞線引擎能力和約束條件的設(shè)定項(xiàng)目有時(shí)相差甚遠(yuǎn)。 例如， 是否有足夠的約束條件控制蛇行線（serpentine）蜿蜒的方式， 能否控制差分對(duì)的走線間距等。 這會(huì)影響到自動(dòng)布線出來(lái)的走線方式是否能符合設(shè)計(jì)者的想法。 另外， 手動(dòng)調(diào)整布線的難易也與繞線引擎的能力有的關(guān)系。 例如， 走線的推擠能力，過(guò)孔的推擠能力， 甚至走線對(duì)敷銅的推擠能力等等。 所以， 選擇一個(gè)繞線引擎能力強(qiáng)的布線器， 才是解決之道。

　　10、關(guān)于 test coupon。

　　test coupon 是用來(lái)以 TDR （Time Domain Reflectometer） 測(cè)量所生產(chǎn)的 PCB 板的特性阻抗是否滿足設(shè)計(jì)需求。 一般要控制的阻抗有單根線和差分對(duì)兩種情況。 所以， test coupon 上的走線線寬和線距（有差分對(duì)時(shí)）要與所要控制的線一樣。 重要的是測(cè)量時(shí)接地點(diǎn)的位置。 為了減少接地引線（ground lead）的電感值， TDR 探棒（probe）接地的地方通常非常接近量信號(hào)的地方（probe tip）， 所以， test coupon 上量測(cè)信號(hào)的點(diǎn)跟接地點(diǎn)的距離和方式要符合所用的探棒。

　　11、在高速 PCB 設(shè)計(jì)中，信號(hào)層的空白區(qū)域可以敷銅，而多個(gè)信號(hào)層的敷銅在接地和接電源上應(yīng)如何分配？

　　一般在空白區(qū)域的敷銅絕大部分情況是接地。 只是在高速信號(hào)線旁敷銅時(shí)要注意敷銅與信號(hào)線的距離， 因?yàn)樗蟮你~會(huì)降低一點(diǎn)走線的特性阻抗。也要注意不要影響到它層的特性阻抗， 例如在 dual strip line 的結(jié)構(gòu)時(shí)。

　　12、是否可以把電源平面上面的信號(hào)線使用微帶線模型計(jì)算特性阻抗？電源和地平面之間的信號(hào)是否可以使用帶狀線模型計(jì)算？

　　是的， 在計(jì)算特性阻抗時(shí)電源平面跟地平面都必須視為參考平面。 例如四層板： 頂層-電源層-地層-底層，這時(shí)頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。

　　13、在高密度印制板上通過(guò)軟件自動(dòng)產(chǎn)生測(cè)試點(diǎn)一般情況下能滿足大批量生產(chǎn)的測(cè)試要求嗎？

　　一般軟件自動(dòng)產(chǎn)生測(cè)試點(diǎn)是否滿足測(cè)試需求必須看對(duì)加測(cè)試點(diǎn)的規(guī)范是否符合測(cè)試機(jī)具的要求。另外，如果走線太密且加測(cè)試點(diǎn)的規(guī)范比較嚴(yán)，則有可能沒(méi)辦法自動(dòng)對(duì)每段線都加上測(cè)試點(diǎn)，當(dāng)然，需要手動(dòng)補(bǔ)齊所要測(cè)試的地方。

　　14、添加測(cè)試點(diǎn)會(huì)不會(huì)影響高速信號(hào)的質(zhì)量？

　　至于會(huì)不會(huì)影響信號(hào)質(zhì)量就要看加測(cè)試點(diǎn)的方式和信號(hào)到底多快而定?；旧贤饧拥臏y(cè)試點(diǎn)（不用在線既有的穿孔（via or DIP pin）當(dāng)測(cè)試點(diǎn)）可能加在在線或是從在線拉一小段線出來(lái)。前者相當(dāng)于是加上一個(gè)很小的電容在在線，后者則是多了一段分支。這兩個(gè)情況都會(huì)對(duì)高速信號(hào)多多少少會(huì)有點(diǎn)影響，影響的程度就跟信號(hào)的頻率速度和信號(hào)緣變化率（edge rate）有關(guān)。影響大小可透過(guò)仿真得知。原則上測(cè)試點(diǎn)越小越好（當(dāng)然還要滿足測(cè)試機(jī)具的要求）分支越短越好。

　　15、若干 PCB 組成系統(tǒng)，各板之間的地線應(yīng)如何連接？

　　各個(gè) PCB 板子相互連接之間的信號(hào)或電源在動(dòng)作時(shí)，例如 A 板子有電源或信號(hào)送到 B 板子，一定會(huì)有等量的電流從地層流回到 A 板子 （此為 Kirchoff current law）。這地層上的電流會(huì)找阻抗的地方流回去。所以，在各個(gè)不管是電源或信號(hào)相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個(gè)電流環(huán)路，尤其是電流較大的部分，調(diào)整地層或地線的接法，來(lái)控制電流的走法（例如，在某處制造低阻抗，讓大部分的電流從這個(gè)地方走），降低對(duì)其它較敏感信號(hào)的影響。

　　16、能介紹一些國(guó)外關(guān)于高速 PCB 設(shè)計(jì)的技術(shù)書(shū)籍和數(shù)據(jù)嗎？

　　現(xiàn)在高速數(shù)字電路的應(yīng)用有通信網(wǎng)路和計(jì)算器等相關(guān)領(lǐng)域。在通信網(wǎng)路方面，PCB 板的工作頻率已達(dá) GHz 上下，疊層數(shù)就我所知有到 40 層之多。計(jì)算器相關(guān)應(yīng)用也因?yàn)樾酒倪M(jìn)步，無(wú)論是一般的 PC 或服務(wù)器（Server），板子上的工作頻率也已經(jīng)達(dá)到 400MHz （如 Rambus） 以上。因應(yīng)這高速高密度走線需求，盲埋孔（blind/buried vias）、mircrovias 及 build-up 制程工藝的需求也漸漸越來(lái)越多。 這些設(shè)計(jì)需求都有廠商可大量生產(chǎn)。

　　17、兩個(gè)常被參考的特性阻抗公式：

　　微帶線（microstrip） Z={87/［sqrt（Er+1.41）］}ln［5.98H/（0.8W+T）］ 其中，W 為線寬，T 為走線的銅皮厚度，H 為走線到參考平面的距離，Er 是 PCB 板材質(zhì)的介電常數(shù)（dielectric constant）。此公式必須在0.1《（W/H）《2.0 及 1《（Er）《15 的情況才能應(yīng)用。

　　帶狀線（stripline） Z=［60/sqrt（Er）］ln{4H/［0.67π（T+0.8W）］} 其中，H 為兩參考平面的距離，并且走線位于兩參考平面的中間。此公式必須在 W/H《0.35 及 T/H《0.25 的情況才能應(yīng)用。

　　18、差分信號(hào)線中間可否加地線？

　　差分信號(hào)中間一般是不能加地線。因?yàn)椴罘中盘?hào)的應(yīng)用原理重要的一點(diǎn)便是利用差分信號(hào)間相互耦合（coupling）所帶來(lái)的好處，如 flux cancellation，抗噪聲（noise immunity）能力等。若在中間加地線，便會(huì)破壞耦合效應(yīng)。

　　19、剛?cè)岚逶O(shè)計(jì)是否需要專用設(shè)計(jì)軟件與規(guī)范？國(guó)內(nèi)何處可以承接該類電路板加工？

　　可以用一般設(shè)計(jì) PCB 的軟件來(lái)設(shè)計(jì)柔性電路板（Flexible Printed Circuit）。一樣用 Gerber 格式給 FPC廠商生產(chǎn)。由于制造的工藝和一般 PCB 不同，各個(gè)廠商會(huì)依據(jù)他們的制造能力會(huì)對(duì)線寬、線距、孔徑（via）有其**。除此之外，可在柔性電路板的轉(zhuǎn)折處鋪些銅皮加以補(bǔ)強(qiáng)。至于生產(chǎn)的廠商可上網(wǎng)“FPC”當(dāng)關(guān)鍵詞查詢應(yīng)該可以找到。

　　20、適當(dāng)選擇 PCB 和外殼接地的點(diǎn)的原則為？

　　選擇PCB與外殼接地點(diǎn)選擇的原則，即是利用 chassis ground 提供低阻抗的路徑給回流電流（returning current）和控制此回流電流的路徑。比如，通常在高頻器件或者時(shí)鐘產(chǎn)生器的附近，可以借固定用的螺絲將 PCB的地層和 chassis ground 做連接，來(lái)盡量減小整個(gè)電流回路的面積，也就是減少電磁輻射。