開關(guān)電源印制板EMC輔助設(shè)計(jì)的軟件方法

開關(guān)電源印制板EMC輔助設(shè)計(jì)的軟件方法

A Software Methodof EMC CAD for PCB of SMPS

摘要：提出了一種基于電場分析的開關(guān)電源印制板EMC輔助設(shè)計(jì)的軟件設(shè)計(jì)思想，即以干擾源的干

擾分布圖做為指導(dǎo)，以耦合系數(shù)為參考及時調(diào)整布線設(shè)計(jì)。文章最后給出了試驗(yàn)驗(yàn)證。

關(guān)鍵詞：EMC布線干擾耦合

1引言

　　減小電子設(shè)備的EMI，印制板（PCB）的設(shè)計(jì)是個關(guān)鍵。一種好的布線方案可以在不修改電路拓?fù)浜驮黾尤魏卧那闆r下降低干擾水平。但目前PCB的設(shè)計(jì)在大多數(shù)情況下只是一種依賴于經(jīng)驗(yàn)的嘗試性設(shè)計(jì)過程，國外稱之為“trial＆error”設(shè)計(jì)方法，帶有很大的盲目性。PCB上主要的干擾耦合方式是傳導(dǎo)干擾和近場干擾（包括電場干擾和磁場干擾）。它們常?？梢杂秒s散電阻、電容、電感來表示。PCB的設(shè)計(jì)目標(biāo)之一就是設(shè)法降低這些雜散參數(shù)，減小印制電路之間不必要的干擾耦合。

　　許多文獻(xiàn)都列舉了一些減少印制電路間雜散參數(shù)的方法，但這些方法往往過于籠統(tǒng)，實(shí)際應(yīng)用中很大程度上還是依賴于經(jīng)驗(yàn)。目前也有使用數(shù)值技術(shù)來提取PCB雜散參數(shù)建立仿真模型的輔助設(shè)計(jì)軟件包，雖然仿真結(jié)果能與測量結(jié)果吻合較好，但這類方法本質(zhì)上是把trial＆error設(shè)計(jì)方法從硬件平臺移植到軟件平臺上，并不能指導(dǎo)如何布線以減小線路間的雜散參數(shù)。畢竟這些方法都是從集中電路的角度去分析干擾的，而EMI本質(zhì)上是個場的問題，故仍有相當(dāng)?shù)木窒扌浴?/P>

2基本原理

　　電場耦合是由位移電流干擾引起的，用Maxwell方程描述為：表示變化的電場將產(chǎn)生位移電流，其中位移電流密度（x,y,z,t）和電位移密度（x,y,z,t）都是空間和時間的函數(shù)。根據(jù)經(jīng)驗(yàn)，絕大多數(shù)開關(guān)電源產(chǎn)生的干擾都集中在200MHz以下，頻率在200MHz以上的干擾其幅值已經(jīng)很小了。而大多數(shù)PCB的幾何尺寸都遠(yuǎn)小于200MHz電磁波的波長，可作準(zhǔn)靜態(tài)場近似。在此條件下，場量可寫成相互獨(dú)立的空間量和時間量的乘積。故式（1）可寫為：其中φ(x,y,z)是空間任意一點(diǎn)(x,y,z)電位φ(x,y,z,t)的空間分量，φ(t)是該點(diǎn)電位的時間分量。(x,y,z)是該點(diǎn)位移電流密度(x,y,z,t)的空間分量，是其時間分量。在準(zhǔn)靜態(tài)場條件下，這些空間量和時間量之間是相互獨(dú)立的。要減小印制電路間的電場干擾，可以通過降低時間分量和空間分量（x,y,z）來實(shí)現(xiàn)。延長開關(guān)器件的導(dǎo)通/關(guān)斷時間可以減小，但這樣會增大開關(guān)損耗，降低效率。另一個方法是減?。▁,y,z）,可以通過選擇合適的布線方案，把敏感電路放在較小的地方來實(shí)現(xiàn)。對開關(guān)電源來說，干擾源主要集中在與開關(guān)器件相連、電壓變化率dv/dt相對較大的幾根導(dǎo)線上〖2〗。選擇合適的布線方案，首先要計(jì)算出干擾源的干擾強(qiáng)度分布圖。根據(jù)分布的情況，把敏感電路放在較小的地方，可以減小其受干擾的程度，這是我們用“場”的方法來布線的基本思想〖3〗。

　　印制導(dǎo)線間的干擾耦合水平不完全由相互位置決定，與導(dǎo)線的大小、形狀也有關(guān)系。為了能夠綜合評價敏感導(dǎo)線與干擾導(dǎo)線之間的耦合程度，我們提出了

圖1耦合系數(shù)與電容的關(guān)系

一種新的評價參數(shù)－耦合系數(shù)（CouplingIndex），如式（4）所示。其基本思想是把敏感導(dǎo)線細(xì)分為N個網(wǎng)格，是第n個網(wǎng)格的位移電流密度的大小，ΔA(n)是第n個網(wǎng)格的面積。把所有網(wǎng)格的與ΔA(n)的乘積相加之和做為耦合系數(shù)評價敏感導(dǎo)線與干擾導(dǎo)線之間的耦合程度。與電容的計(jì)算相比，耦合系數(shù)的計(jì)算非常簡單，只占用很少的計(jì)算機(jī)資源，可以根據(jù)實(shí)時的耦合系數(shù)計(jì)算結(jié)果及時調(diào)整布線方案，改進(jìn)設(shè)計(jì)。而不用等整塊PCB設(shè)計(jì)完成，再用軟件包提取雜散參數(shù)以建立仿真模型，輸入仿真軟件包，仿真結(jié)果不行再回頭修改設(shè)計(jì)。

　　表1列出了九種不同的布線設(shè)計(jì)，分別給出了相應(yīng)的耦合系數(shù)和電容值計(jì)算結(jié)果。比較這些結(jié)果可以發(fā)現(xiàn)，印制導(dǎo)線的大小、形狀和相對位置都會影響它們之間的耦合系數(shù)和電容值。為了更清楚地反映兩者的關(guān)系，把耦合系數(shù)和電容值繪入同一張圖中并進(jìn)行線性回歸分析，如圖1所示。其相關(guān)系數(shù)為0.98，表明耦合系數(shù)能夠很好地反映導(dǎo)線間的耦合程度。依據(jù)耦合系數(shù)進(jìn)行布線是可行的。

表1不同布線設(shè)計(jì)時的耦合系數(shù)和電容值

3試驗(yàn)驗(yàn)證

　　圖2的試驗(yàn)裝置用來進(jìn)一步證實(shí)這個思想。印制導(dǎo)線經(jīng)屏蔽電纜與信號發(fā)生器HP8110A相連，饋入10V、200kHz的脈沖干擾信號做為干擾源。敏感導(dǎo)線如表達(dá)式中No.5或No.7所示布置，經(jīng)屏蔽電纜與頻譜分析儀HP8590L相連測量干擾信號。整個裝置放入屏蔽盒中。圖3是表1中No.5布線方案的設(shè)計(jì)尺寸和測量結(jié)果，圖4是表1中No.7布線方案的設(shè)計(jì)尺寸和測量結(jié)果。比較表1中No.5的耦合系數(shù)776.35和No.7的耦合系數(shù)1432.9就知道No.7中的敏感導(dǎo)線要比No.5中的敏感導(dǎo)線接收到更多的干擾，圖3(b)、4(b)的實(shí)驗(yàn)結(jié)果證實(shí)了這一點(diǎn)。

4軟件框架

　　軟件設(shè)計(jì)的最初思想是想擺脫P(yáng)CB的“trial＆error”傳統(tǒng)設(shè)計(jì)方法，希望軟件能在PCB設(shè)計(jì)過程中

圖2試驗(yàn)布置圖

（a）布線尺寸

（b）受擾信號頻譜

圖3No.5布線的尺寸和干擾測量結(jié)果

（a）布線尺寸

（b）受擾信號頻譜

圖4No.7號布線的尺寸和干擾測量結(jié)果

就給出必要的干擾分布信息，以期在PCB設(shè)計(jì)的早期階段就把干擾抑制在盡可能低的水平。

　　設(shè)計(jì)工作主要包括兩大步驟：初步輔助設(shè)計(jì)和仿真論證設(shè)計(jì)。在初步設(shè)計(jì)階段，計(jì)算機(jī)首先根據(jù)電路中各節(jié)點(diǎn)的dv/dt的大小識別干擾源，計(jì)算干擾源的干擾分布圖并顯示在屏幕上供參考。根據(jù)干擾分布圖把敏感電路放在干擾較弱的區(qū)域，這樣可以降低敏感電路的受擾程度[3]。同時可以根據(jù)實(shí)時的耦合系數(shù)計(jì)算值及時地調(diào)整敏感電路的大小、形狀，在PCB設(shè)計(jì)的初期階段就盡量把干擾耦合降低。整塊PCB設(shè)計(jì)完成后，進(jìn)入仿真設(shè)計(jì)階段。利用有限元技術(shù)提取PCB的雜散參數(shù)，建立分布參數(shù)等效電路，放入電路仿真軟件包Pspice或Saber,可以計(jì)算出可能的干擾水平，與EMC標(biāo)準(zhǔn)規(guī)定的干擾容許限值比較。整個軟件設(shè)計(jì)框圖如圖5所示。

圖5PCB輔助EMC設(shè)計(jì)軟件框圖

5結(jié)論

　　印制板的雜散參數(shù)對開關(guān)電源的EMC有很大的影響，合適的布線對減小印制電路間的干擾非常關(guān)鍵。根據(jù)干擾強(qiáng)度分布圖進(jìn)行PCB的布線設(shè)計(jì)，可以把敏感的電路放在干擾較弱的區(qū)域。精確的雜散電容計(jì)算需要很長的計(jì)算時間，而耦合系數(shù)可以實(shí)時地顯示導(dǎo)線間的耦合程度，大大縮短了計(jì)算時間、輔助布線設(shè)計(jì)。計(jì)算和實(shí)驗(yàn)結(jié)果都證實(shí)了這一點(diǎn)。新的軟件輔助設(shè)計(jì)思想為印制板的設(shè)計(jì)提供了新思路。