圖三中Z型門為延時電路,延時一個時鐘周期,這樣在外部電路控制下,經(jīng)過四個時鐘周期,得到一位十進(jìn)制BCD結(jié)果E3E2E1E0.由電路圖所以當(dāng) C+(E3E2+E3E1)邏輯值為‘1’時,控制多路選擇器選擇A通路(A通路為序列 1001),當(dāng)C+(E3E2+E3E1)為‘0’時,選擇B通路(B通路序列為1111),即需要校驗時,多路選擇器輸出序列1001;不需要校驗時,輸出序列1111,與Z型門的輸出對應(yīng)相加,并且ADDER2的初始進(jìn)位始終為‘1’,由此可完成BCD的校驗工作。
一位串行BCD加法器電路
圖三所示為一位串行BCD加法器。它是以犧牲速度以達(dá)到減少硬件邏輯門的目的,這種電路在對頻率要求不高的系統(tǒng)中非常之適用。其中ADDER1、ADDER2均為一位全加器。ADDER1 做主運算器,ADDER2做BCD校驗運算器,不管是否做BCD校驗,ADDER2的初始進(jìn)位、借位始終為“1”。
- 加法器(29467)
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