ARM和Cadence協(xié)調Cortex-A9及A15的封裝設計工作

　　英國ARM和美國鏗騰設計系統(tǒng)（Cadence Design Systems）宣布，兩公司在ARM處理器內核“Cortex-A”系列的封裝設計（Hardening）進行了協(xié)調（鏗騰英文發(fā)布資料）。Hardening是指，將不依存于特定半導體工藝的RTL（Register Transfer Level，寄存器轉移級）的軟IP內核應用于為特定半導體工藝優(yōu)化的掩模設計。

　　隨著半導體工藝向微細化發(fā)展，Hardening變得越來越復雜，越來越難。因此，為了使Hardening變得容易，ARM提出了追加信息（數(shù)據(jù)）的POP（Processor Optimization Package，處理器優(yōu)化方案）。POP的內容因工藝及處理器內核的世代等不同而略有不同，根據(jù)此次的發(fā)布資料，POP主要由3方面組成。

　　（1）為特定內核及特定工藝優(yōu)化的“Artisan”物理IP（電路類庫，即標準單元和內存緩存配置）；（2）以多種構成及設計為對象進行Hardening的結果的報告。（3）用于Hardening的多種知識，也就是布圖規(guī)劃、腳本、實用性及封裝設計指南等。

　　ARM以前主要與工藝方（硅代工企業(yè)）推進POP優(yōu)化，而今后還將與EDA企業(yè)積極推進此項工作。此次宣布面向鏗騰的EDA工具群優(yōu)化了Cortex-A的POP。其第一步就是面向鏗騰的執(zhí)行（RTL→GDS-II）設計用EDA工具群“Cadence Encounter”，優(yōu)化了用臺積電40LP工藝進行Hardening的Cortex-A9的POP。今后還將面向Cadence Encounter，優(yōu)化以臺積電28HPM工藝及Cortex-A15為對象的POP等。

　　Cadence Encounter包括邏輯合成工具“RTL Compiler”、自動配置布線工具“Encounter Digital Implementation System”、寄生參數(shù)提取工具“Cadence QRC Extraction”、時序分析工具“Encounter Timing System”，以及時鐘和數(shù)據(jù)線的同時優(yōu)化技術“CCOpt：Clock Concurrent Optimization”等。