***地區(qū)科技部長陳良基9日表示,半導體為產(chǎn)業(yè)競爭力核心,臺積電10納米制程已進入量產(chǎn),2年后將進入7納米,不到5年將進入3納米、2納米,屆時將面臨物理極限,必須要透過基礎研究突破。
陳良基在行政院新首長上任聯(lián)合記者會上表示,上任后將推動3件工作,第一支援學術研究;第二提振與推動產(chǎn)業(yè)技術創(chuàng)新,將相關技術透過研究轉(zhuǎn)化成產(chǎn)業(yè)產(chǎn)品;第三建置國內(nèi)相關科技研究環(huán)境,支持及維運科學園區(qū)發(fā)展。
他強調(diào),負責科研獎助的科技部并非冷門單位,他所提供的研究是與民眾未來切身相關的產(chǎn)品,例如目前手機上的虛擬實境與未來的人工智慧技術。
科技研究對***非常重要,陳良基說,他對自己立下使命標竿,期持續(xù)以科技研究創(chuàng)造***的價值,也期盼于任內(nèi)首先要連結(jié)學界研發(fā)成果與科技業(yè)界緊密結(jié)合,持續(xù)打底基礎研究。
以臺積電為例,10納米制程已進入量產(chǎn),2年后將進入7納米,不到5年將進入3納米、2納米,屆時將面臨物理極限,須透過基礎研究突破。除半導體外,其他業(yè)界也需要基礎研究支撐,科技部未來將結(jié)合學術界、產(chǎn)業(yè)界,共同推動產(chǎn)學聯(lián)盟,期每年組成5-10個產(chǎn)學聯(lián)盟。
臺積電百人團隊投入3nm
去年下半年,臺積電共同CEO劉德音首次透露了3nm制程的進度,他表示,目前組織了300~400人的團隊研發(fā)中。根據(jù)規(guī)劃, 臺積電的10nm、7nm都會用上EUV極紫外光刻技術,更遙遠的5nm也會如此,而且還會加入新的多重電子束技術(multipe e-beam)。
這兩年業(yè)界在進入FinFET時代之后速度有所放慢,Intel的14nm制程延期一兩年,直接導致他們放棄了Tick-Tock戰(zhàn)略。Intel最初對制程進展的時間表還很樂觀,上面這張前幾年的路線圖中,10nm制程預計在2015年之后量產(chǎn),但實際上是在明年下半年,延期了差不多2年,后面的7nm制程尚未公布具體量產(chǎn)時間,5nm等制程就更不用說了。因為就物理原理而言,7納米的晶體管堪稱物理極限,一旦晶體管的大小低于這一數(shù)字,晶體管之間就會產(chǎn)生所謂“量子隧穿”效應,使數(shù)據(jù)的交換紊亂,為芯片制造帶來巨大挑戰(zhàn)。也體了現(xiàn)在臺積電深厚的技術底蘊。今年年底量產(chǎn)的10nm工藝上臺積電就使用了EUV極紫外光刻技術,再往后的7nm、5nm也會采用這一技術,其中5nm還將使用多重電子束技術,以解決以上的物理難關。
目前的情況是,包括Intel、TSMC、三星在內(nèi),他們的10nm制程早已研發(fā)完畢,已經(jīng)在準備量產(chǎn)。下下代的7nm制程已經(jīng)在規(guī)劃中了,技術研發(fā)也差不多了,已經(jīng)準備在明年開始流片。再具體一些,TSMC公司聯(lián)席CEO劉德音之前透露了該公司的制程路線圖——2017年Q1正式量產(chǎn),7nm制程投產(chǎn)也在計劃中。
至于更先進的5nm制程,目前還在積極規(guī)劃,而3nm制程也組建了300-400人的團隊在攻關了。如果沒記錯的話,這應該是首次有半導體公司提到3nm制程進展,此前見諸報導中最多提到5nm制程,3nm制程鮮有人提及——話說連廠商現(xiàn)在也不能保證3nm制程到底何時推出吧,從5nm進展來看,小編估計至少是2025-2030年的事了。
技術面臨的挑戰(zhàn)
但那么先進的制程,會面臨多方面的挑戰(zhàn),首先就是來自材料本身的極限。
產(chǎn)業(yè)顧問機構(gòu)IC Knowledge總裁Scotten Jones認為,納米節(jié)點將在2019年開始在某些制程步驟采用EUV技術,或許仍得采用某種形式的FinFET晶體管;至于再往下到3.5納米節(jié)點,將會進展至采用水平納米線(horizontal nanowire),而該節(jié)點應該會是經(jīng)典半導體制程微縮的終點;其后2.5納米節(jié)點堆棧n型與p型納米線,可望在2025年將晶體管密度增加60~70 %。
而EUV光刻機也是一大障礙。
Globalfoundries技術長Gary Patton在2016年10月來臺與本地媒體分享該公司最新技術與策略方向時則表示,他預期EUV微影技術要到2019年才會邁入成熟,而Globalfoundries在該時間點之前就會量產(chǎn)的7納米制程應該不會采用該技術。
市場研究機構(gòu)Semiconductor Advisors的分析師Robert Maire認為:「EUV微影真正開始量產(chǎn)應該是會在2020年;」他指出,臺積電(TSMC)已經(jīng)宣布了將在5納米節(jié)點采用EUV微影的計劃;而英特爾則可能會在7納米采用EUV微影,與臺積電的5納米節(jié)點量產(chǎn)時程相當, 時程預計是在2019年。
Patton表示,人工智能、云端運算、高速通訊等應用,目前最尖端的3D晶體管FinFET制程是理想選擇,目前該技術進入14納米節(jié)點量產(chǎn)、已經(jīng)成熟而且對高階應用有價值;至于對運算性能要求較低、也以較低功率運作的各種嵌入式裝置,例如物聯(lián)網(wǎng)設備,其實就不一定要用到最尖端的FinFET制程,否則并不符合成本效益。
GlobalFoundries提供的其他技術選項是全空乏絕緣上覆硅(Fully depleted silicon-on-insulator,F(xiàn)D-SOI)制程;Patton指出,該公司準備在2017年量產(chǎn)的22納米FD-SOI制程,在成本上與成熟的28納米平面晶體管制程相當,但能達到類似FinFET制程的性能,而且功耗更低、 封裝尺寸更小,也更適合與RF組件的整合。
在封裝技術方面,Patton表示在過去一年來,Globalfoundries看到2.5D與3D芯片堆棧的客戶需求有大幅成長的趨勢;目前該公司可提供應用于32~22納米深度溝槽式晶圓的「智能中介層」(interposer),具備去耦電容,能支持低功率應用的芯片堆棧。
在芯片堆棧技術方面,***半導體產(chǎn)業(yè)協(xié)會(TSIA)理事長、鈺創(chuàng)科技董事長盧超群表示,過去15年來IC產(chǎn)業(yè)已經(jīng)達成了「類似以微觀建筑技術造高樓」的突破,發(fā)明3D甚至超越3D的異質(zhì)性晶粒排列或堆棧方法;再加上半導體廠商在晶圓級封裝技術(WLP)上的研發(fā)成果──例如臺積電的整合型扇出(Integrated Fan-out,Info)與整合型扇出-封裝內(nèi)建封裝技術(InFO-PoP)。
將IC制造與封測一體化,是工藝前進的保證,也會是讓摩爾定律延續(xù)更長壽命的關鍵。
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