傳統(tǒng)半導體工藝微縮將于2024年前告終

電子發(fā)燒友早八點訊：根據致力于規(guī)劃新版半導體發(fā)展藍圖的工程師所提供的白皮書，傳統(tǒng)的半導體工藝微縮預計將在2024年以前告終。值得慶幸的是，各種新型的組件、芯片堆棧和系統(tǒng)創(chuàng)新，可望持續(xù)使運算性能、功耗和成本受益。

在國際組件與系統(tǒng)技術藍圖(International Roadmap for Devices and Systems;IRDS)最新發(fā)表的一份白皮書中提到，“由于多間距、金屬間距以及單元高度同時微縮，使得晶粒成本迄今持續(xù)降低。這一趨勢將持續(xù)到2024年?！?/p>

在2024年以后，該白皮書中提到，“已經沒有足夠的空間布局觸點，加上接觸多間距(CPP)微縮導致性能退化的結果，預計實體信道長度將因靜電程度惡化而在12nm飽和，CPP則在24nm飽和，以保留足夠的電源密度(~11nm)，使組件觸點提供可接受的寄生效應。”

IRDS是首度于1965年發(fā)布的“國際半導體技術藍圖”(ITRS)之延伸版本。去年五月，IEEE接手后將它重新命名為IRDS，并擴展到涵蓋新型系統(tǒng)級技術。

IEEE預計將于11月在美國華府舉行的活動上正式發(fā)布IRDS的第一個版本。新的白皮書象征邁向更新版本的過渡階段。

在ITRS時代的許多白皮書都在介紹傳統(tǒng)的研究，例如CMOS微縮、新興組件與良率等。只有幾篇論文能不落俗套地介紹一些新的領域，例如系統(tǒng)互連，以及量子與神經系統(tǒng)等新型運算。

半導體芯片將自2021年起面臨實體尺寸限制的挑戰(zhàn)(來源：IRDS)

在所有的白皮書中，所謂的“后摩爾定律”(More Moore)在文章中有最詳盡的介紹。它提供有關邏輯組件與內存組件尺寸與材料及其關鍵組件(如互連)的大量信息。

例如，在白皮書中預測，“FinFET可為實現高性能邏輯應用持續(xù)微縮到2021年;然而，在2019年以后，將開始轉向環(huán)繞式閘極(GAA)晶體管，并可能轉向需要垂直納米線組件，屆時將會因為鰭片寬度微縮限制，而不再有閘極長度微縮的空間?！?/p>

該白皮書中并預測，插入高遷移率材料(如鍺)，可望使“驅動電流提高一個數量級”。

它還預測，隨著芯片制造商轉移到水平和垂直GAA晶體管，“2019年以后的寄生效應將隨設計規(guī)則緊縮而成為主要的旋鈕，預計寄生效應將在關鍵路徑性能發(fā)揮更大影響力?！?/p>

芯片堆棧和各種新興組件可望為CMOS以外的組件提高性能以及降低成本。“業(yè)界必須追尋3D整合路徑，如堆棧與單片3D (或序列整合)，以維持系統(tǒng)的性能與增加功率，同時保有成本優(yōu)勢。” IEEE研究員兼IRDS主席Paolo A. Gargini表示：“我們的研究團隊正致力于確認挑戰(zhàn)以及提議可能的解決方案，突破摩爾定律所定義的現有限制?！?/p>

隨著芯片微縮，新的材料將需要保持性能和低功耗。(來源：IRDS)

系統(tǒng)創(chuàng)新就在眼前...

這份白皮書的初步版本針對新系統(tǒng)架構指出，“針對摩爾定律的限制，許多組織均根據新的組件實體提出補救措施。代表性的新組件包括神經形態(tài)電路、量子位與自旋電子學等等。這些新的組件代表大幅擴展以往關注于CMOS與微處理器的領域…明顯偏離了現有的發(fā)展路徑。”

為了實現這種新架構，該發(fā)展藍圖還包括有關于應用基準的新部份，標示出11個值得追蹤的領域，廣泛地涵蓋運算方式等。

針對系互連部份則廣泛探討有線與無線連接的挑戰(zhàn)，包括為先進的RF電路“增加鍺和三五族(III-V)材料的使用，并將其整合于硅基的CMOS平臺上?！?/p>

數據中心“則需要緊密型低成本功率光子組件以及緊密型布線電路的開發(fā)。”

半導體開發(fā)藍圖預期未來各種不同的運算方式將遍地開花(來源：IRDS)

最后還探討了確保新興物聯(lián)網(IoT)將采取“需要耦合軟件與硬件的新方法”。有趣的是，在預測CMOS微縮的部份，也預期英特爾(Intel)最近發(fā)布的3D XPoint將會是新一代的儲存類內存之一。

“盡管細節(jié)部份仍然不足，但據推測，基于硫族化物的相變材料閾值切換(OTS)特性構成了選擇器組件的核心。”

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