芯片設(shè)計2.5和3D技術(shù)的優(yōu)勢與挑戰(zhàn)

傳統(tǒng)的芯片設(shè)計和封裝方法正在失去動力，無法滿足對更低功耗、更快數(shù)據(jù)速率和更高集成密度的日益增長的需求。5G、AI/ML、自動駕駛汽車和高性能計算等許多行業(yè)的設(shè)計師都在努力采用有望成為解決方案的 3D 半導(dǎo)體技術(shù)。2.5 和 3D IC 封裝技術(shù)的巨大增長是由提供高帶寬和低延遲產(chǎn)品的知名早期采用者推動的。

2.5 和 3D 技術(shù)的優(yōu)勢

這一趨勢技術(shù)滿足了將所有功能封裝在一個復(fù)雜的 IC 封裝中的需求，使工程師能夠?qū)崿F(xiàn)激進(jìn)的高速和小型化目標(biāo)。在 3D-IC 封裝中，裸片彼此垂直堆疊（例如 HBM），而 2.5D 封裝將裸片（小芯片）并排放置。小芯片通過硅中介層和芯片通孔 (TSV) 連接。這使得占地面積小得多，并消除了會顯著阻礙數(shù)據(jù)速率和延遲性能的笨重互連和封裝。異構(gòu)集成是硅中介層的另一個優(yōu)勢，它使工程師能夠?qū)⒉捎貌煌杓夹g(shù)的存儲器和邏輯置于同一封裝中，從而減少不必要的延遲和功耗。與先進(jìn)技術(shù)節(jié)點上的單片 SOC 設(shè)計相比，集成以最合適的技術(shù)節(jié)點設(shè)計的不同芯片可提供更好的性能、成本和更快的上市時間。單片 SOC 需要更長的時間來設(shè)計和驗證，從而導(dǎo)致成本增加和上市時間增加。

硅中介層的實施允許更多可配置的系統(tǒng)架構(gòu)，但也帶來了額外的多物理場挑戰(zhàn)，如熱膨脹和電磁干擾以及更少的設(shè)計和生產(chǎn)問題。

2.5 和 3D 設(shè)計的挑戰(zhàn)

硅中介層是 IC 封裝技術(shù)的成功和蓬勃發(fā)展的進(jìn)步。這項技術(shù)將很快取代傳統(tǒng)的芯片設(shè)計方法。將不同的功能塊和存儲器組合在同一個封裝內(nèi)，可為高級設(shè)計技術(shù)提供高速和改進(jìn)的性能。但對中介層的新考慮帶來了不熟悉的挑戰(zhàn)，設(shè)計人員必須了解小芯片裸片、中介層和封裝之間的電源完整性、熱完整性和信號完整性相互作用。系統(tǒng)仿真成為 IC 封裝預(yù)期性能的一個不可或缺的因素。

中介層充當(dāng)無源層，其熱膨脹系數(shù)與小芯片的熱膨脹系數(shù)相匹配，這解釋了硅在中介層中的普及。然而，它并沒有消除設(shè)計中出現(xiàn)熱熱點和焦耳熱問題的可能性。通過將中介層放置在具有不同熱膨脹系數(shù)的普通基板上來支撐中介層，這會增加機(jī)械應(yīng)力和中介層翹曲。這就是設(shè)計人員應(yīng)該擔(dān)心系統(tǒng)可靠性的地方，因為這種壓力很容易破壞數(shù)千個微凸塊連接中的一些。

硅中介層提供密度更高的 I/O 連接，從而允許更高的帶寬和更好地利用芯片空間。但正如我們所知，沒有什么是免費的。同一封裝中的多個 IP 需要多個電源，從而在封裝本身內(nèi)構(gòu)成一個復(fù)雜的配電網(wǎng)絡(luò) (PDN)。PDN 貫穿整個封裝，并且總是容易受到電源噪聲的影響，從而導(dǎo)致電源完整性問題。使用內(nèi)插器分析 IC 系統(tǒng)中每個芯片的電壓分布和電流特征對于確保電源完整性非常重要。通過元件之間的垂直連接路由大量的電源會對電源完整性造成更多問題。其中包括 TSV 和 C4 凸塊，以及微小的微凸塊和混合鍵合連接。最后但并非最不重要的，許多高速信號在芯片和內(nèi)插器之間路由，很容易成為電磁耦合和串?dāng)_的受害者。在設(shè)計帶有內(nèi)插器的 IC 封裝時，電磁信號完整性（也適用于高速數(shù)字信號）必須列入您的驗證清單。該技術(shù)是一種具有成本效益、高密度和高能效的技術(shù)，但仍然容易受到 EM 干擾、熱、信號和電源完整性問題的影響。

電源完整性??

功率是任何 IC 封裝設(shè)計中最關(guān)鍵的方面。封裝設(shè)計周圍的一切都由 IC 封裝內(nèi)的芯片消耗的功率驅(qū)動。每個芯片都有不同的功率要求，這導(dǎo)致了對供電網(wǎng)絡(luò)的要求。PDN 在通過最小化電壓降（IR 壓降）和避免電遷移故障來維持 IC 封裝的電源完整性方面也發(fā)揮著關(guān)鍵作用。實現(xiàn)電源完整性的最佳方式是通過模擬每個 IC 上的波動電流和構(gòu)成 PDN 的無源元件的寄生來優(yōu)化供電網(wǎng)絡(luò)。由于芯片是通過中介層連接的，因此使用中介層會變得更加復(fù)雜。通過內(nèi)插器布線的電源和接地路徑在分析電源完整性時帶來了新的挑戰(zhàn)。但這不是唯一的問題。電遷移問題與 PI 問題密切相關(guān)。每個幾何體中的電流密度都必須建模，并且應(yīng)低于鑄造廠提供的最大限制。微凸塊和導(dǎo)線的焦耳熱對最大允許電流密度有顯著影響，這意味著一定程度的熱模擬以獲得最大精度。

熱完整性

了解中介層設(shè)計中的熱分布以調(diào)節(jié)熱完整性極為重要. 僅電源和信號完整性可能無法使您的設(shè)計免于熱失控或局部熱故障。如果多個芯片在 2.5D 封裝中靠在一起，較熱的小芯片可能會加熱附近的小芯片并改變它們的功率分布，從而可能導(dǎo)致更多的熱量。熱量從芯片散發(fā)到中介層，并進(jìn)一步通過 TSV 散發(fā)到基板，從而加熱整個封裝。為避免因熱膨脹差異引起的應(yīng)力和翹曲，設(shè)計人員應(yīng)了解設(shè)計中每個芯片和中介層的熱分布。這些圖將深入了解整個 IC 封裝的熱分布，使設(shè)計人員能夠通過中介層確定芯片之間的熱耦合。

信號完整性?

在 IC 封裝中，高速信號通過中介層以非常高的比特率從一個芯片傳輸?shù)搅硪粋€芯片。這些信號間隔很近，而且相對較長（與片上布線相比），這使得它們?nèi)菀资艿诫姶鸥蓴_ (EMI) 和耦合 (EMC) 的影響。即使是數(shù)字設(shè)計人員也需要遵循高速設(shè)計指南以保持信號完整性. 控制 EMC/EMI 的唯一方法是使用快速、大容量的電磁求解器，提取耦合電磁模型，包括小芯片、通過中介層的信號路由和系統(tǒng)耦合效應(yīng)。

編輯：黃飛

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