IC設(shè)計的難點在哪里？

怎么提高自己的代碼水平？

怎么提高自己的verilog能力？

IC設(shè)計的難點在哪里？

這些其實都是一個問題。我們要知道我們寫代碼是要做什么，我們是要做到物理實現(xiàn)的。

所以，代碼的質(zhì)量和設(shè)計的難點一定是怎么做到容易實現(xiàn)，且實現(xiàn)的結(jié)果是我們的期望。一定不是寫的代碼多么漂亮。

當然我不否認漂亮的代碼更容易維護和debug，到這只是錦上添花的作用。

難點主要是性能，功耗，面積以及時序優(yōu)化。

一般來說，coding的難度并不是特別大，如果有詳細的設(shè)計文檔，以及較好的coding經(jīng)驗，完成代碼實現(xiàn)問題不大。

IC圈有一句話叫：一千個人眼中有一千個哈姆雷特。為什么這樣說呢？

每個人的設(shè)計習(xí)慣不一樣，有的人喜歡相同的always塊寫多個變量，以便代碼盡量少，而有的人喜歡代碼盡量詳細，讓可讀性更好。還有就是不同的思維模式，處理異步等問題的方式不同，可能是fifo，也可能是握手，有的人喜歡用組合邏輯，而有的人喜歡用時序邏輯，例如序列檢測器可以用狀態(tài)機實現(xiàn)也可以用移位寄存器實現(xiàn)，這些編碼方式不同將會導(dǎo)致綜合出來的結(jié)果差別很大。

以AXI master設(shè)計為例，設(shè)計實現(xiàn)難度不是特別大，要點包括：fifo處理數(shù)據(jù)和控制，outstanding深度控制，channel控制，組合邏輯實現(xiàn)背靠背等等。

如果只是簡單實現(xiàn)axi master，難度不大，但是第一個難點就是怎么實現(xiàn)背靠背，怎么讓性能實現(xiàn)100%？答案就是增加兩次傳遞之間的組合邏輯。

這個問題如果解決了，就可能帶來第二個問題，那就是時序問題，為什么呢？

因為組合邏輯導(dǎo)致delay過大，axi 頻率一般又較高，就難免導(dǎo)致后端時序做不下去。我們的解決辦法就是書上講的pipeline，在關(guān)鍵路徑將組合邏輯打散，但是這又是個技術(shù)活，有可能不是一條路徑需要加寄存器，寄存器匯聚前面的所有路徑都需要加寄存器。（好比axi接口打拍，不可能只對addr打拍，其他的也要打拍，否則不滿足協(xié)議，只是舉例，肯定不是這么簡單，因為還有握手）一般來說，我們需要借助spyglass和PT report，充分了解我們的設(shè)計，然后一個一個問題解決。

面積也是我們經(jīng)常要討論的點，還是以axi master為例，性能還有一個指標就是outstanding能力，肯定是越大越好，但是這個buffer寬度比較大，一般使用sram實現(xiàn)，這將導(dǎo)致sram的面積過大，sram又比較貴，相應(yīng)的成本也上去了。怎么解決呢？書里是這么教我們的，分時復(fù)用，但是這種情況是不適合的，因為channel互相獨立。我們一般就是根據(jù)應(yīng)用場景，例如前級IP的能力和需求使用參數(shù)控制outstanding深度。分時復(fù)用什么時候能用呢？一般就是計算單元的復(fù)用，以及內(nèi)存的復(fù)用，這需要對軟件應(yīng)用場景和算法非常清晰。

最后一個那就是功耗。比如我們設(shè)計的IP是多個module結(jié)合的，分為寄存器控制模塊，TXRX模塊，異步fifo，pm管理模塊，加上總線bridge。我們優(yōu)化功耗微觀上是優(yōu)化靜態(tài)和動態(tài)功耗，靜態(tài)功耗就是優(yōu)化cell，動態(tài)功耗就是降頻。但是這只是細扣的時候考慮的，我們粗扣功耗時，一般就是power domain的優(yōu)化。什么意思呢？

那就是哪些邏輯時需要一起使用的，必須同時上下電？比如bridge和TXRX，要是不準備發(fā)送，可以把bridge也關(guān)閉。哪些邏輯必須常開？pm模塊，控制寄存器的某些寄存器。等等

所以，一定要記住，RTL實現(xiàn)時一定要有這些思維，不能只為了實現(xiàn)功能，這樣如果后端做不下去，或者性能不達標，你就需要一直修修改改，改的過程還融入引入各種bug，讓人非常頭大。

編輯：黃飛

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