在電子設計中有許多坑 如何躲避就是個大問題

做電子工程設計需要謹小慎微，考慮周全盡可能避免一些錯誤。但是，對于剛?cè)腴T的小白來說，很多時候難以做到萬無一失，總會遇到考慮不到的時候。比如以下這些誤區(qū)，是很多電子小白踩過的坑，多了解一下，避免重蹈覆轍。

只靠硬件降低功耗？

在硬件電路或者芯片設計的過程中，非常注重一個概念，那就是降低功耗！功耗控制確實是硬件設計中關(guān)鍵的一環(huán)，尤其是在消費電子產(chǎn)品上。很多消費電子產(chǎn)品都是裝電池的，比如藍牙耳機、智能印象等等，在這類電子產(chǎn)品中電池一直是一個痛點，所以在產(chǎn)品競爭力上，功耗是一項重要的指標。然而，省功耗是不是單單有硬件設計人員去考慮呢？答案是：不是！其實軟件控制在節(jié)省功耗上面也有很多講究，在電路系統(tǒng)中，最耗電的是存儲器訪問、總線請求、CPU運行等操作，而這些操作都是由軟件去控制的。一個優(yōu)秀的軟件的程序應該嚴格的控制避免頻繁觸發(fā)這些耗電的動作，這會對整機產(chǎn)品的功耗降低有很大的貢獻！

過沖信號一定要用匹配電阻消除？

首先解釋一下什么是過沖現(xiàn)象，如果有用過單片機的應該都試過讓單片機的 IO 輸出一些信號，比如說用于驅(qū)動蜂鳴器的時候直接用 IO 推一個固定頻率的方波。這時候如果你用示波器抓取 IO 輸出的信號，可以發(fā)現(xiàn)信號并不是像書上畫的方波那樣干凈，它會在信號翻轉(zhuǎn)的邊沿出現(xiàn)一些毛刺狀的東西，上升沿會看到向上的毛刺，下降沿會有向下的毛刺。這個毛刺就是過沖現(xiàn)象，這時 IO 本身的電氣特性導致的。過沖現(xiàn)象可以通過外部電路加匹配電阻把它過濾掉，但并不是多有過沖都需要這么做。原因是，如果要把過沖現(xiàn)象完全消除掉的話可能需要比較大的電阻，同時又要保證信號的電壓幅度能夠接受，這時候的電流會大很多。所以，有時候只要過沖現(xiàn)象在接受范圍內(nèi)，其實不需要非要把過沖完全消除。

存儲器片選接地？

存儲器基本上都有一個片選信號，一般是當總線需要訪問存儲數(shù)據(jù)時會把片選信號 CS 拉低為有效狀態(tài)?？赡苡腥藭枺瑸榱藴p少控制信號線，而且知道系統(tǒng)本身會頻繁訪問存儲器，能不能直接把片選接地，讓它一直選中呢？實際上功能是沒有問題的，可以一直選中。但是大部分存儲器在片選有效時的功耗會大很多，能夠達到 100 倍以上。所以最好還是使用 CS 信號控制存儲器，只有在需要訪問的時候才選中它。

FPGA 的邏輯門閑著也是浪費？

現(xiàn)在 FPGA 的邏輯資源越來越多，對于工程開發(fā)人員來說無疑是件好事。因為能夠支配的資源多了，那么能夠發(fā)揮的空間也就大了，關(guān)鍵是寫起代碼來也不用時刻想著省資源。但是，對于功耗要求比較高的應用來說還是要盡量節(jié)省邏輯門資源。因為在 FPGA 里面，運行起來的功耗和內(nèi)部被使用的邏輯門數(shù)量以及觸發(fā)器的翻轉(zhuǎn)次數(shù)成正比，所以盡可能減少數(shù)字電路中使用的資源以及翻轉(zhuǎn)頻率，在不需要翻轉(zhuǎn)的時候禁止翻轉(zhuǎn)，將會有效的降低功耗。

不用的芯片 IO 讓它懸空就行？

IO 懸空的一個明顯壞處就是容易讓芯片內(nèi)部信號受到影響，因為懸空的 IO 很容易受到外部影響干擾形成震蕩信號傳遞到芯片內(nèi)部。有人說，那加個上拉電阻把它的狀態(tài)固定就行了吧？加上拉的方法是可以解決干擾的問題，但是又會引入功耗的問題，不會很多，大概會有一個微安級別的電流消耗。最好的處理方法是把 IO 設置成輸出狀態(tài)，這樣既可以固定狀態(tài)，又能夠避免功耗流失。

PCB 使用自動布線？

應該稍微有點電子設計經(jīng)驗的工程師都不會使用自動布線，但是對于初學者出于方便可能會直接使用自動布線功能。這里介紹一下自動布線有什么不好的地方，一方面是自動布線會消耗比較大的面積，同時，軟件會自動產(chǎn)生很多過孔，太多的布線和過孔都會影響到 PCB 最終量產(chǎn)的成本和性能。所以，真正的產(chǎn)品開發(fā)時沒人會使用自動布線功能，基本都是手動拉線，盡可能地根據(jù)信號特點走線，以及設置線寬和覆銅等參數(shù)。

以上介紹的這些要點是很多新手工程師在設計時考慮不到的地方，電子設計需要在實踐中慢慢積累經(jīng)驗，同時借鑒別人的經(jīng)驗也非常重要，這樣可以減少你在試錯的過程中付出的代價！